专利名称：一种基于数字延迟锁相环的数字脉宽调制器的制作方法
技术领域：
本实用新型涉及数字控制开关电源的数字脉宽调制电路(DPWM)，尤其是应用于输出电压实时可调的数字控制开关电源电路中的一种基于数字延迟锁相环的数字脉宽调制器，属于集成电路设计的电子技术领域。
背景技术：
采用数字反馈控制的开关电源，可以 显着提高系统的性能，数字控制方法灵活多变，可实现复杂控制算法，且对外部条件变化的敏感度较低。因此数字控制开关电源越来越多的应用到SoC系统中，提供品质优良的电源电压，这也反过来对电源提出了更高的要求。要求电源纹波越来越小，意味着控制环路中量化器的量化精度越来越高，即量化器具有高分辨率。并且为了消除数字控制环路中特有的由于量化分辨率不匹配带来的输出极限环振荡，也要求DPWM量化器具有高分辨率。另外，SoC系统中常常采用动态电压调制(DVS,Dynamic Voltage Scale)技术，能够根据不同的负载情况，改变所需的电源电压和エ作频率值，从而降低系统总的功耗。而对于开关电源来讲，即为能够根据外部控制命令即时的转换输出电压值的大小。这对电源的瞬时响应速度也提出了较高的要求。现有的数字脉宽调制器方案中，高分辨率的要求往往会导致电路面积或时钟工作频率过高，通常采用计数比较-延迟线混合结构的DPWM，在电路面积和时钟频率之间进行折中。混合型DPWM电路是将需要调制的占空比命令信号分为粗调部分和精调部分，共同作用于输出端的RS触发器，控制最終的占空比信号的大小。但是当エ艺和环境条件变化吋，混合型的DPWM的调节震荡频率漂移和调节非线性都是其致命的缺点，此时引入了延迟锁相环(DLL)DPWM，该种结构的DPWM解决了输出频率漂移的缺点，同时使得PWM的调节线性度得到了很大程度上的提高，这也就在很大的程度上提升了系统的性能指标，DLL DPWM分为两种类型模拟DLL DPWM和数字DLL DPWM,本设计中采用后者，数字DLL DPWM相对于模拟DLL DPWM最大的优点在于调节灵活，可以轻易的采取复杂的算法来达到更好的性能，另外还有容易更新维护、寿命长等ー些列优点，原有的数字DLL DPWM中的可编程逻辑单元采用的电路结构会使得芯片的面积很大，难以满足现实应用的要求，此设计中采用了精简型的可编程延迟单元电路模型，减小了系统面积，节省了系统开发的成本。
发明内容本实用新型提供了一种基于数字延迟锁相环的数字脉宽调制器，在保持原有数字DLL DPWM方案中无频率漂移、好的线性度等优点的基础上，采用精简的可编程延迟单元结构，解决了所需面积过大的问题。本实用新型采用的技术方案为一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，其特征是分频电路包括计数器和比较器，计数器的时钟信号输入端与系统时钟相连、计数器的复位信号输入端与系统复位信号相连，计数器的输出与比较器的ー个输入端连接，t匕较器的另ー个输入端接地；清零信号产生电路包括比较器、选择器和一个ニ输入与门，比较器的一个输入端连接分频电路中计数器的输出，比较器的另ー个输入端连接输入占空比命令信号的高位，选择器的控制信号输入端连接输入占空比命令 信号的低位，系统时钟连接选择器的其中一个选择信号输入端，比较器及选择器的输出分别连接ニ输入与门的两个输入端；PWM输出逻辑电路包括ー个D触发器和一个ニ输入与门，D触发器的时钟端连接分频电路中比较器的输出端，D触发器的复位端连接ニ输入与门的输出端，D触发器的D输入端连接电源VDD，ニ输入与门的两个输入端分别连接系统复位信号及清零信号产生电路中ニ输入与门的输出端，D触发器的输出端为PWM输出逻辑电路的输出，即是系统的可调脉宽波形输出；DLL振荡环电路包括控制电路、振荡电路和清零电路，其中控制电路包括D触发器、误差处理电路、控制信号输出逻辑、比较器和计数器，D触发器的数据输入端ロ与系统时钟相连，D触发器的输出与误差处理电路的误差输入端相连，误差处理电路的使能端与比较器的输出以及计数器的使能端连接在一起，误差处理电路的两个命令信号输出与控制信号输出逻辑连接，计数器的时钟输入端与系统时钟相连，计数器的输出与比较器的ー个输入端连接，比较器的另ー个输入端连接ニ进制码“11111”；振荡电路由多级PDU首尾相连组成，即前ー级PDU的输出连接后ー级PDU的输入，最后ー级rou的输出连接控制电路中D触发器的时钟信号输入端ロ，其余各级rou的输出分别连接清零信号产生电路中选择器的各选择信号输入端，PDU的级数确定规则是假设输入占空比命令信号宽度为m，分频电路中计数器的位数为n，那么PDU的级数为2(m_n)，并且与控制电路中控制信号输出逻辑的输出端数量一致并对应，各级PDU内均设有延迟线电路、延迟信号选择器和D触发器，结构相同延迟线电路的多路输出与延迟信号选择器的信号输入端ロ对应连接，延迟信号选择电路的控制信号输入端ロ与控制电路中控制信号输出逻辑的相应输出相连，延迟信号选择电路的输出与D触发器的时钟端ロ相连，除首级rou中的延迟线电路的输入与系统时钟相连外，以后各级rou中的延迟线电路的输入均与前ー级PDU中的D触发器的输出连接，各级PDU中的D触发器的输出端即是本级PDU的输出端；清零电路设有与振荡电路中PDU个数相等的ニ输入或门，所有ニ输入或门的ー个输入端都连接系统复位信号，所有ニ输入或门的另外一个输入端分别对应连接振荡电路中各级PDU的输出端，所有ニ输入或门的输出连接到对应的PDU中D触发器的清零端。本实用新型的优点及有益成果本实用新型DLL振荡环利用输入高频时钟信号fs触发振荡环震荡输出2(π_η)路信号送入清零信号产生电路，清零信号产生电路结合输入的fs和mbits的占空比命令信号产生脉冲信号PWM_clr，在后级的PWM输出逻辑电路作用下产生PWM信号作为系统的输出。其中DLL振荡环电路利用可编程延迟单元对输入信号进行实时的追踪，达到在不同エ艺角、不同工作环境下都能输出非常好的脉宽调制波形的效果，本实用新型在很大程度上減少了芯片所需的面积，节省了芯片开发的成本。与常规的数字DLLDPWM电路方案相比，在解决了频率漂移和PWM调节非线性问题的基础上，同时在很大程度上减小了系统所需的面积。I)、系统所需面积小；2)、没有频率漂移现象；[0017]3)、PWM调节线性度非常好；4)、电路结构简单，由标准门电路组成，易于实现且制备エ艺简单。
图I是现有的基于数字延迟锁相技术的数字脉宽调制电路结构框图；图2是现有的基于数字延迟锁相技术的数字脉宽调制电路关键信号时序图；图3是现有的基于数字延迟锁相技术的数字脉宽调制电路可编程延迟单元原理图；图4是本实用新型的电路结构框图；图5是本实用新型的关键信号时序图；图6是本实用新型的DLL振荡环清零电路电路图；图7是本实用新型的DLL振荡环可编程延迟单元电路图。
具体实施方式
參看图4，本实用新型基于数字延迟锁相环的数字脉宽调制器，包括分频电路I、DLL振荡环电路2、清零信号产生电路3和PWM输出逻辑电路4，现有技术也包含这4部分。分频电路I包括计数器11和比较器12，计数器11的时钟信号输入端与系统时钟相连、计数器11的复位信号输入端与系统复位信号相连，计数器11的输出与比较器12的ー个输入端连接，比较器12的另ー个输入端接地；清零信号产生电路3包括比较器31、选择器32和一个ニ输入与门33，比较器31的一个输入端连接分频电路I中计数器11的输出，比较器31的另ー个输入端连接输入占空比命令信号的高位nMSB，选择器的控制信号输入端连接输入占空比命令信号的低位(m-n)LSB,系统时钟连接选择器32的其中一个选择信号输入端，比较器31及选择器32的输出分别连接ニ输入与门33的两个输入端；PWM输出逻辑电路4包括ー个D触发器41和一个ニ输入与门42，D触发器41的时钟端连接分频电路I中比较器12的输出端，D触发器41的复位端连接ニ输入与门42的输出端，D触发器41的D输入端连接电源VDD，ニ输入与门42的两个输入端分别连接系统复位信号及清零信号产生电路3中二输入与门33的输出端，D触发器41的输出端Q为PWM输出逻辑电路4的输出，即是系统的可调脉宽波形输出；DLL振荡环电路2包括控制电路21、振荡电路22和清零电路23，其中控制电路21包括D触发器210、误差处理电路211、控制信号输出逻辑212、比较器213和计数器214，D触发器210的数据输入端ロ与系统时钟相连，D触发器210的输出Q与误差处理电路211的误差输入端相连，误差处理电路211的使能端与比较器213的输出以及计数器214的使能端连接在一起，误差处理电路211的两个命令信号输出L、R与控制信号输出逻辑212连接，计数器214的时钟输入端与系统时钟相连，计数器214的输出与比较器213的一个输入端A连接，比较器的另ー个输入端B连接ニ进制码“11111” ；振荡电路22由多级(220…227) PDU首尾相连，即前ー级I3DU的输出连接后ー级PDU的输入(如PDU226的延迟线电路输入和PDU227的输出相连，PDU225的延迟线电路输入和TOU226的输出相连)，最后ー级I3DU 220的输出连接控制电路21中D触发器210的时钟信号输入端ロ，其余各级PDU的输出分别连接清零信号产生电路3中选择器32的各选择信号输入端，PDU的级数确定规则是假设输入占空比命令信号宽度为m，分频电路中计数器的位数为n，那么PDU的级数为2(m_n)，并且与控制电路I中控制信号输出逻辑212的输出端数量一致并对应，各级rou内均设有延迟线电路、延迟信号选择器和D触发器，结构相同，以PDU227为例，包括延迟线电路2272、延迟信号选择器2271和D触发器2270 :延迟线电路2272的多路输出与延迟信号选择器2271的信号输入端ロ对应连接，延迟信号选择电路2271的控制信号输入端ロ与控制电路I中控制信号输出逻辑212的相应输出相连，延迟信号选择电路2271的输出与D触发器2270的时钟端ロ相连，除首级TOU227中的延迟线电路2272的输入与系统时钟相连外，以后各级PDU中的延迟线电路的输入均与前ー级PDU中的D触发器的输出连接，各级PDU中的D触发器的输出端即是本级PDU的输出端。清零电路23设有与振荡电路22中PDU个数相等的ニ输入或门230…237，所有ニ输入或门的ー个输入端端都连接系统复位信号，所有ニ输入或门的另外一个输入端分别对应连接振荡电路22中各级PDU的输出端，所有ニ输入或门的输出连接到对应的PDU中D触发器的清零端(如ニ输入或门237的输出连接到对应的I3DU 227中D触发器2270的清零端)O
以下结合附图及实例对本实用新型的电路结构、工作原理及过程作进ー步说明。图I是现有的基于数字延迟锁相技术的数字脉宽调制器原理框图。可以看出现有的设计电路也包含4个逻辑部分分频电路、DLL振荡电路、清零信号产生电路和输出逻辑电路。图2是现有的基于数字延迟锁相技术的数字脉宽调制器的时序图，从图中可以看出现有的设计的时序和绝大部分DPWM的时序相同，分为粗调和细调两个部分，用计数器实现细调，用延迟线实现粗调。 图4是本实用新型的系统框图。这里以9bits分辨率，开关频率为100KHZ的DPWM为例，具体的參数分配如表I所示，根据此參数的分配，可以得出分频电路I中计数器11使用6bits的计数器、比较器12使用6bits的比较器，系统时钟的频率是6. 4MHZ ;清零信号产生电路3中的比较器31采用6bits的比较器、选择器32采用8选I选择器；DLL振荡环电路2需要8个rou。表I系统指标分配
权利要求1. 一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，其特征是 分频电路包括计数器和比较器，计数器的时钟信号输入端与系统时钟相连、计数器的复位信号输入端与系统复位信号相连，计数器的输出与比较器的ー个输入端连接，比较器的另ー个输入端接地； 清零信号产生电路包括比较器、选择器和一个ニ输入与门，比较器的一个输入端连接分频电路中计数器的输出，比较器的另ー个输入端连接输入占空比命令信号的高位，选择器的控制信号输入端连接输入占空比命令信号的低位，系统时钟连接选择器的其中ー个选择信号输入端，比较器及选择器的输出分别连接ニ输入与门的两个输入端； PWM输出逻辑电路包括ー个D触发器和一个ニ输入与门，D触发器的时钟端连接分频电路中比较器的输出端，D触发器的复位端连接ニ输入与门的输出端，D触发器的D输入端连接电源VDD，ニ输入与门的两个输入端分别连接系统复位信号及清零信号产生电路中二输入与门的输出端，D触发器的输出端为PWM输出逻辑电路的输出，即是系统的可调脉宽波形输出； DLL振汤环电路包括控制电路、振汤电路和清零电路，其中 控制电路包括D触发器、误差处理电路、控制信号输出逻辑、比较器和计数器，D触发器的数据输入端ロ与系统时钟相连，D触发器的输出与误差处理电路的误差输入端相连，误差处理电路的使能端与比较器的输出以及计数器的使能端连接在一起，误差处理电路的两个命令信号输出与控制信号输出逻辑连接，计数器的时钟输入端与系统时钟相连，计数器的输出与比较器的ー个输入端连接，比较器的另ー个输入端连接ニ进制码“11111” ； 振荡电路由多级PDU首尾相连组成，即前ー级PDU的输出连接后ー级PDU的输入，最后ー级rou的输出连接控制电路中D触发器的时钟信号输入端ロ，其余各级rou的输出分别连接清零信号产生电路中选择器的各选择信号输入端，PDU的级数确定规则是假设输入占空比命令信号宽度为m，分频电路中计数器的位数为n，那么rou的级数为2(m_n)并且与控制电路中控制信号输出逻辑的输出端数量一致并对应，各级rou内均设有延迟线电路、延迟信号选择器和D触发器，结构相同延迟线电路的多路输出与延迟信号选择器的信号输入端ロ对应连接，延迟信号选择电路的控制信号输入端ロ与控制电路中控制信号输出逻辑的相应输出相连，延迟信号选择电路的输出与D触发器的时钟端ロ相连，除首级PDU中的延迟线电路的输入与系统时钟相连外，以后各级rou中的延迟线电路的输入均与前ー级rou中的D触发器的输出连接，各级rou中的D触发器的输出端即是本级rou的输出端； 清零电路设有与振荡电路中PDU个数相等的ニ输入或门，所有ニ输入或门的ー个输入端都连接系统复位信号，所有ニ输入或门的另外一个输入端分别对应连接振荡电路中各级PDU的输出端，所有ニ输入或门的输出连接到对应的rou中D触发器的清零端。
专利摘要本实用新型公开了一种基于数字延迟锁相环的数字脉宽调制器，包括分频电路、DLL振荡环电路、清零信号产生电路和PWM输出逻辑电路，DLL振荡环利用输入高频时钟信号fs触发振荡环震荡输出2(m-n)路信号送入清零信号产生电路，清零信号产生电路结合输入的fs和mbits的占空比命令信号产生脉冲信号PWM_clr，在后级的PWM输出逻辑电路作用下产生PWM信号作为系统的输出。其中DLL振荡环电路利用可编程延迟单元对输入信号进行实时的追踪，达到在不同工艺角、不同工作环境下都能输出非常好的脉宽调制波形的效果，本实用新型在很大程度上减少了芯片所需的面积，节省了芯片开发的成本。
文档编号H03L7/099GK202364200SQ20112045323
公开日2012年8月1日 申请日期2011年11月16日 优先权日2011年11月16日
发明者孙伟锋, 徐申, 时龙兴, 梁雷, 王青, 陆生礼 申请人:东南大学