专利名称：一种节省空间的逻辑电平延时电路的制作方法
技术领域：
本实用新型涉及ー种延时电路，特别是ー种能够节省空间的逻辑电路延时电路。
背景技术：
与非门是数字电子技术的ー种基本逻辑电路，是与门和非门的叠加，有两个或两个以上输入和ー个输出。与非门是与门和非门的结合，先进行与运算，再进行非运算。与运算输入要求有两个，如果输入都用0和I表示的话，那么与运算的结果就是这两个数的乘积，如I和I(两端都有信号)，则输出为I ;1和0，则输出为0 ;0和0，这输出为O。与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。简单说，与非与非，就是先与后非。“电平”就是指电路中两点或几点在相同阻抗下电量的相对比值，常见的逻辑电平有！TL、CMOS、LVTTL, ECL、PECL, GTL ;RS232、RS422、LVDS 等。现有的逻辑电平延时电路往 往在设计上较为复杂，占据PCB的空间较大，成本较高。
实用新型内容本实用新型即是针对目前逻辑电平延时电路存在的上述不足之处，提供一种电路较为简单，并且能够节省PCB空间的逻辑电平延时电路。本实用新型的设计思路是在电平输入和延时输出之间设有ー个起隔离作用的NPN型开关三极管LMBT3904LT1G、一个采样判断芯片与非门NC7SZ00P5X和ー个RC充放电电路已经部分外围阻容器件，以达到实现IOms (可调)的延时功能。具体来说，本实用新型所述的ー种节省空间的逻辑电平延时电路，其特征在于所述的延时电路在电平输入后并联设置隔离电路和驱动电路，隔离电路和驱动电路又与充电电路连接，充电电路连接放电电路，充电电路延时输出。所述的节省空间的逻辑电平延时电路，其中，隔离电路采用的是NPN型开关三极管电路。所述的节省空间的逻辑电平延时电路，其中，NPN型开关三极管电路由ー个三极管、一个电容和两个电阻构成。其中，所述三极管采用LMBT3904LT1G。所述的节省空间的逻辑电平延时电路，其中，充电电路和放电电路为RC充放电电路。所述的节省空间的逻辑电平延时电路，其中，RC充放电电路由一个ニ极管、两个电容和两个电阻构成。所述的节省空间的逻辑电平延时电路，其中，所述的延时电路包括一个采样判断芯片与非门NC7SZ00P5X。本实用新型所述的节省空间的逻辑电平延时电路，电路简单，节约成本，节省PCB空间。
图I为本实用新型的原理框图；图2为本实用新型实施例的电路图；图3为采样判断芯片与非门NC7SZ00P5X的真值表；图4为本实用新型实施例电路延时的曲线图。
具体实施方式
以下结合附图对本实用新型所述的节省空间的逻辑电平延时电路进行说明，目的 是为了公众更好的理解本实用新型所述的技术内容，而不是对所述技术内容的限制，事实上，在与本实用新型相同或近似电路原理，对所述的延时电路进行的改进，都是本领域一般技术人员无需创造性的劳动即可得到的，因此都在本实用新型所要求保护的技术方案之内。如图1，本实用新型所述的ー种节省空间的逻辑电平延时电路，在电平输入后并联设置隔离电路和驱动电路，隔离电路和驱动电路又与充电电路连接，充电电路连接放电电路，充电电路延时输出。具体来说，所述的逻辑电平延时电路由ー个起隔离作用的NPN型开关三极管LMBT3904LT1G、一个采样判断芯片与非门NC7SZ00P5X、ー个RC充放电电路和部分外围阻容器件组成，即可实行IOms (可调)延时功能。 电路工作原理，如图2所示(I)NPN型开关三极管电路此单元电路由Q1、R1、C1、R2构成，电路中的三极管Ql在“关”状态时具有低的输入阻抗，高的输出阻抗，能够将输入信号A，与后级电路完全隔离开，互相不受影响；在“开”状态时三极管C极(集电极)与E极(发射极)，等效于通路，压差为0. 2V，此时E极的电压为Vcc-0. 2V，为后级的电路的工作提供必要条件。另外三极管Ql的“开” “关”状态受输入信号A的控制，当信号A有足够大的电流(逻辑“I”)时，三极管Ql工作在饱和区，为“开”状态，为后级提供VCC-0. 2V的电压；当信号A无电流(逻辑“0”)时，三极管Ql工作在截止区，为“关”状态。(2)RC充放电电路此单元电路由R2、R3、Dl、C2、C3构成。当前级三极管Ql为“开”状态时，三极管的E极电压为Vcc-0. 2V，由图2电路可知，电流通过R3给C2、C3充电，当C2、C3饱和时，且Ul的2pin有很高的输入阻抗，电阻R3两端的电压皆为Vcc-0. 2V。这里由于电容C2、C3的存在，使Ul 2pin处的电压没有“立即”由0变为Vcc-0. 2V，逻辑电平的上升沿时间延长。当前级三极管Ql为“关”状态时，三极管的E极电压为低电平，但是电容C2、C3仍存有电荷，此刻两个电容两端的电压仍然为Vcc-0. 2V，由图2可知，由于电势差，电流通过ニ极管Dl，电阻R2，流到“地”，直到电容C2、C3中的电荷释放完毕，这个过程加快了 C2和C3电压的释放时间。可通过公式T = RC粗略配出电阻阻值和电容值，再通过实验确定精确的值。(3)与非门逻辑电路此单元电路由Ul、C4、C5、C6构成，本电路完成整个电路采样、判断功能，最后实现延时功能。我们采用IC而不用普通晶体管是因为，本电路一直工作在ms级，IC在取采样点时的精度较高，电路的稳定性和可靠性能够得到保证。[0027]图3为Ul为 NC7SZ00P5X的真值表。由图4可知，只有当Ul的Ipin和2pin都为逻辑“I”时，输出4pin为低。当三极管Ql为“开”状态时，Ql的E极电压为Vcc-0. 2V，Ul的Ipin也为Vcc-0. 2V，2pin由于RC充放电路的存在，其信号上升沿的时间延长，2pin的采样点也随之延吋。如图2所示，tl时亥IJ为Ipin由逻辑“0”变为逻辑“l”，t2时刻2pin由逻辑“0”变为逻辑“ 1”，t2_tl = IOms ；t4-t3的时间要求尽可能快，通过调整R2。此时，输出信号Y相对输入型号A延时10ms，实现上升沿延时功能，而下降沿由干与非门的逻辑特点不具备延时功能。一般的逻辑电压都会取3. 3V，所以列出3. 3V的TTL逻辑电平转换的门限电压VOH >= 2. 4V,V0L <= 0. 4V,VIH >= 2V,VIL <= 0. 8V。输入高电平(VIH):保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于VI H吋，则认为输入电平为高电平。输入低电平(VIL):保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于VIL吋，则认为输入电平为低电平。输出高电平(VOH):保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此V0H。输出低电平(VOL):保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此V0L。
权利要求1.ー种节省空间的逻辑电平延时电路，其特征在于所述的延时电路在电平输入后并联设置隔离电路和驱动电路，隔离电路和驱动电路又与充电电路连接，充电电路连接放电电路，充电电路延时输出。
2.根据权利要求I所述的节省空间的逻辑电平延时电路，其特征在于隔离电路采用的是NPN型开关三极管电路。
3.根据权利要求2所述的节省空间的逻辑电平延时电路，其特征在于NPN型开关三极管电路由一个三极管、一个电容和两个电阻构成。
4.根据权利要求2所述的节省空间的逻辑电平延时电路，其特征在于所述三极管采用 LMBT3904LT1G。
5.根据权利要求I所述的节省空间的逻辑电平延时电路，其特征在于所述充电电路和放电电路为RC充放电电路。
6.根据权利要求5所述的节省空间的逻辑电平延时电路，其特征在于所述RC充放电电路由一个ニ极管、两个电容和两个电阻构成。
7.根据权利要求I所述的节省空间的逻辑电平延时电路，其特征在于所述的延时电路包括一个采样判断芯片与非门NC7SZ00P5X。
专利摘要本实用新型提供一种节省空间的逻辑电平延时电路，在电平输入后并联设置隔离电路和驱动电路，隔离电路和驱动电路又与充电电路连接，充电电路连接放电电路，充电电路延时输出。所述的逻辑电平延时电路由一个起隔离作用的NPN型开关三极管LMBT3904LT1G、一个采样判断芯片与非门NC7SZ00P5X、一个RC充放电电路和部分外围阻容器件组成，即可实行10ms的延时功能，具有电路简单，节约成本，节省PCB空间的优点。
文档编号H03K17/296GK202395735SQ20112050305
公开日2012年8月22日 申请日期2011年12月7日 优先权日2011年12月7日
发明者余浩, 段春晓, 薛文辉, 陈杰业 申请人:深圳东志器材有限公司