专利名称：用以控制通电复位信号的系统及方法
技术领域：
本发明大体上涉及控制通电复 位信号。
背景技术：
技术进步已产生更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包括无线计算装置(例如便携式无线电话)、个人数字助理(PDA)及寻呼装置，所述计算装置体积小、重量轻且易于由用户携带。更具体地说，便携式无线电话(例如，蜂窝式电话及因特网协议(IP)电话)可经由无线网络传送语音及数据包。许多此类无线电话并入有额外的装置，以便为最终用户提供增强的功能性。举例来说，无线电话还可包括数字照相机、数字摄像机、数字记录器及音频文件播放器。而且，此类无线电话可处理可执行指令，包括可用以接入因特网的软件应用程序(例如，网页浏览器应用程序)。因而，这些无线电话可包括相当大的计算性能。计算装置的计算性能可包括用以产生通电复位信号的能力，所述通电复位信号初始化所述计算装置的一个或一个以上组件。计算装置可使用模拟电路来产生及控制通电复位信号。在深亚微米技术中使用模拟电路可导致通电复位信号经受归因于过程变化所引起的宽时序变化。另外，在模拟电路中所使用的组件(例如，电容器及电阻器)与数字电路相比消耗相对较大的设计区域部分。
发明内容
本发明描述一种复位电路，其使用数字逻辑控制提供到系统的组件的通电复位信号。所述复位电路包括第一线性反馈移位寄存器(LFSR)，所述第一 LFSR与第二线性反馈移位寄存器至少部分并行地操作。每一 LFSR可以随机或伪随机状态开始且循环通过状态序列直到匹配预定状态为止。当每一 LFSR匹配其相应预定状态时，产生用以控制所述通电复位信号的时序的信号。在特定实施例中，揭示一种通电复位电路，其包括第一线性反馈移位寄存器及第二线性反馈移位寄存器。所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作。在特定实施例中，一种方法响应于加电事件而对第一线性反馈移位寄存器(LFSR)及第二 LFSR计时以使其大致上并行地操作。所述方法包括响应于所述第一 LFSR的第一状态匹配第一预定状态且所述第二 LFSR的第二状态匹配第二预定状态而断言完成信号。所述方法进一步包括断言对应于所述加电事件的通电复位信号，其中所述通电复位信号的时序特性至少部分地基于所述完成信号。由所述所揭示实施例中的至少一者所提供的一个特定优点是使用经受过程变化的程度不与模拟电路相同的数字逻辑来产生通电复位信号，从而使得所述系统能够提供有界的最小及最大复位时间。由所述所揭示实施例中的至少一者所提供的另一特定优点是系统基于多个LFSR来控制通电复位信号的时序的能力。多个LFSR可提供冗余，所述冗余实现与单一较大LFSR相同的故障概率。通过使用多个LFSR来代替单一较大LFSR，并行地操作的每一 LFSR可比所述单一较大LFSR快地达到终止条件。在审阅整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，所述整个申请案包括以下章节
具体实施方式
及权利要求书。
图I为包括使用并行地操作的多个线性反馈移位寄存器的通电复位电路的系统的特定说明性实施例的框图；图2为使用并行地操作的多个线性反馈移位寄存器的通电复位电路的特定说明性实施例的图式；图3为说明图2的通电复位电路的信号的时序图；
图4为使用并行地操作的多个线性反馈移位寄存器的通电复位电路的特定说明实施例的图式；图5为说明图4的通电复位电路的信号的时序图；图6为使用并行地操作的多个线性反馈移位寄存器的通电复位电路的特定说明性实施例的图式；图7为包括使用并行地操作的多个线性反馈移位寄存器的通电复位电路的系统的特定说明性实施例的图式；图8为包括使用并行地操作的多个线性反馈移位寄存器的通电复位电路的系统的特定说明性实施例的图式；图9为用以基于并行地操作的多个线性反馈移位寄存器来断言通电复位信号的方法的第一说明性实施例的流程图；图10为用以基于并行地操作的多个线性反馈移位寄存器来断言通电复位信号的方法的第二说明性实施例的流程图；图11为包括使用并行地操作的多个线性反馈移位寄存器的通电复位电路的无线通信装置的特定实施例的框图；及图12为说明用于制造包括使用并行地操作的多个线性反馈移位寄存器的通电复位电路的装置的制造过程的数据流程图。
具体实施例方式参看图1，展示包括使用并行地操作的多个线性反馈移位寄存器(LFSR)的通电复位电路的系统100的第一特定说明性实施例。系统100包括通电复位电路102，所述通电复位电路102包含第一线性反馈移位寄存器(LFSR) 108及第二 LFSR 110。通电复位电路102可经配置以确定何时由第一线性反馈移位寄存器108及第二线性反馈移位寄存器110所产生的值匹配预定值，且基于所述确定来断言提供到系统100的其它电路104(例如，处理器或存储器)的通电复位信号120。每一 LFSR 108、110经配置以循环通过状态序列，其中每一状态被确定为前一状态的线性函数。如在图2中进一步描述，每一 LFSR 108、110的状态是通过对应于存储于所述LFSR的锁存元件中的值的多位值来表示。举例来说，第一 LFSR 108的第一值121可具有对应于第一 LFSR 108的m个级的m数目个位，且第二 LFSR 110的第二值122可具有对应于第二 LFSR 110的η个级的η数目个位。一般来说，η及m可相等，但未必相等。第一LFSR 108及第二 LFSR 110可各自在加电后即刻以随机或伪随机状态开始且大致上并行地操作，从而在状态之间转变且将新的多位状态值(例如，第一值121、第二值122)提供到比较电路106直到被指示停止为止。举例来说，第一 LFSR 108及第二 LFSR 110最初并行地操作历时某一时间周期，但每一者可在不同时间停止转变。比较电路106可经配置以将来自第一 LFSR 108及第二 LFSR 110的值121到122与预定值进行比较。可将预定值用作目的值或停止值。举例来说，来自LFSR的值可以状态序列中的随机状态开始，且预定值可指示停止LFSR (例如，防止进一步转变)所在的状态。比较电路106可经配置以在第一 LFSR 108的状态(由第一值121所表示)匹配第一预定 值112时指示第一 LFSR 108停止产生新的值。在此情况下，第二 LFSR 110可继续产生新的值，而第一 LFSR 108维持匹配第一预定值112的值。在特定实施例中，当第二值122在第一值121匹配第一预定值112之前匹配第二预定值114时，第二 LFSR 110可在第一 LFSR108停止产生值之前停止产生值。当比较电路106确定第一值121匹配第一预定值112且第二值122匹配第二预定值114时，比较电路106可断言完成信号132。通电复位信号产生电路130可经配置以响应于接收到完成信号132来控制通电复位信号120的时序。断言通电复位信号120可包括将通电复位信号120从低逻辑电平转变到高逻辑电平或反之亦然。通电复位信号120可用以指示系统100的其它电路104复位。举例来说，可响应于检测到通电复位信号120转变到高逻辑电平或维持高逻辑电平来初始化系统100的存储器或其它存储元件。作为另一实例，存储器可响应于检测到通电复位信号120转变到低逻辑电平或维持低逻辑电平而从初始化模式切换到操作模式。在操作期间，第一 LFSR 108及第二 LFSR 110在加电后即刻进入随机或伪随机状态(例如，值121到122)。LFSR 108、110两者开始并行地转变通过其相应状态序列，且将第一值121及第二值122提供到比较电路106。比较电路106可将第一 LFSR 108及第二LFSR 110的输出(例如，第一值121及第二值122)与预定值(例如，第一预定值112及第二预定值114)进行比较。当任一值121或122分别匹配其对应预定值112或114时，匹配LFSR保持所述值，而另一 LFSR继续转变直到达到预定状态为止。当比较电路106确定第一值121及第二值122两者分别匹配第一预定值112及第二预定值114时，比较电路106可将经断言的完成信号132提供到通电复位信号产生电路130。作为响应，通电复位信号产生电路130可改变提供到系统100的其它电路104的通电复位信号120的电平(例如，从高到低或反之亦然)，如参看图6进一步描述。在另一实施例中，通电复位信号产生电路130开始计数器以保持通电复位信号120历时预定额外时间量，如在图4中描述。在特定实施例中，比较电路106在加电事件期间断言完成信号132的概率小于第一开始状态匹配第一预定状态的第一概率且小于第二开始状态匹配第二预定状态的第二概率。举例来说，当第一 LFSR 108产生匹配第一预定值112的开始值(例如，第一值121)的概率为十六分之一且LFSR 108、110为独立的时，比较电路106在加电期间断言完成信号132的概率为二百五十六分之一。任何特定LFSR在加电后即刻匹配预定状态(S卩，导致零延迟的“故障”)的概率可对应于所述LFSR中的级的数目。在特定实施例中，所述概率为2~n，其中η为所述LFSR中的级的数目。然而，如果LFSR 108、110中的级在物理上在裸片上彼此接近定位，则所述概率可小于2~n，这是因为LFSR 108,110的级可更可能达到相同值。在特定实施例中，如果每一级以随机状态开始且每一 LFSR 108、110具有四个级，则第
一LFSR 108产生为第一预定值112的值的概率为十六分之一，且LFSR 108、110两者各自产生对应预定值112、114的概率为二百五十六分之一。为了用单一 LFSR实现二百五十六分之一的故障概率，所述LFSR的值将包括八个位。然而，八位LFSR可能花费比第一 LFSR 108及第二 LFSR 110的并行组合长的持续时间来达到预定值。举例来说，八位LFSR可在产生预定值之前产生多达二百五十五个值，而四位LFSR可限于最多十五个值。在此情况下，八位LSFR可在完成(即，匹配预定值)之前产生二百五十五个值，而四位LFSR可在完成之前仅产生最多十五个值。然而，两个四位LFSR的并行操作具有与单一八位LFSR相同的在电力事件期间匹配比较的概率。因此，通过基于多个LFSR来控制通电复位信号120的时序，通电复位信号120可在较小的完成时间中具有与单一 LFSR相同的故障概率。
参看图2，展示基于多个并行的线性反馈移位寄存器来控制通电复位信号的通电复位电路200的第一特定说明性实施例。通电复位电路200包括第一代表性LFSR 204、第二代表性LFSR 206及比较电路202。比较电路202可经配置以确定第一 LFSR 204的第一多位值244是否匹配第一预定值及第二 LFSR 206的第二多位值246是否匹配第二预定值。响应于确定匹配，比较电路202可产生完成信号248，所述完成信号248用以控制施加到系统的其它组件的通电复位信号290。通电复位电路200可包括输出288以选择性地提供通电复位信号290。第一 LFSR 204、第二 LFSR 206及比较电路202可分别对应于图I的第一LFSR 108、第二 LFSR 110 及比较电路 106。第一 LFSR 204可包括有序锁存元件集合，所述有序锁存元件集合包括第一锁存元件、至少一个中间锁存元件及最后锁存元件。举例来说，第一 LFSR 204包括第一锁存元件(例如，第一触发器208)、第二锁存元件(例如，第二触发器210)、第三锁存元件(例如，第三触发器212)及第四锁存元件(例如，第四触发器214)。每一触发器208到214经配置以响应于接收到数据输入及启用信号236而产生输出。将每一锁存元件208到214的输出提供到“或非”(NOR)电路260，所述“或非”电路260输出到“或”电路218的输入。“或”电路218的另一输入接收第四触发器214的输出。第一触发器208从“或”电路218接收数据输入，且接收时钟信号234及启用信号236。当启用信号236经断言时，第一触发器208响应于时钟信号234而锁存在其输入处从“或”电路218所接收的数据值。将第一触发器208的输出提供到“异或”(XOR)电路220的输入。“异或”电路220的另一输入是由“与”电路226的输出提供。在此情况下，“异或”电路220可为反馈逻辑电路，所述反馈逻辑电路基于至少两个有序锁存元件(例如，第四触发器214的输出及第一触发器208的输出)来产生到第二触发器210的输入。“与”电路226从第四触发器214的输出接收输入且从控制电路232接收输出。第二触发器210从“异或”电路220接收数据输入，且接收时钟信号234及启用信号236。当启用信号236经断言时，第二触发器210响应于时钟信号234而锁存在其输入处从“异或”电路220所接收的数据值。将第二触发器210的输出提供到“异或”电路222的输入。“异或”电路222的另一输入是由“与”电路228的输出提供。“与”电路228从第四触发器214的输出接收输入且从控制电路232接收输出。
第三触发器212从“异或”电路222接收数据输入，且接收时钟信号234及启用信号236。当启用信号236经断言时，第三触发器212响应于时钟信号234而锁存在其输入处从“异或”电路222所接收的数据值。将第三触发器212的输出提供到“异或”电路224的输入。“异或”电路224的另一输入是由“与”电路230的输出提供。“与”电路230从第四触发器214的输出接收输入且接收控制电路232的输出。控制电路232可包括分接头位阵列来控制“与”电路226到230的操作。“与”电路226到230基于第四触发器244来确定每一相应触发器210到214是否接收到输入，且控制LFSR所循环通过的状态序列。尽管图2描绘可配置的LFSR(其中将控制电路232的输出输入到“与”电路226到230，所述“与”电路226到230提供到“异或”电路220到224的输入，所述“异或”电路220到224提供到触发器210到214的输入)，但在特定实施例中，不包括“与”电路226到230，仅将“异或”门提供为到接收反馈的触发器的输入，且控制电路232直接提供到其余“异或”电路的输入。可经由控制电路232来控制第一 LFSR 204，以使其具有“最大”长度，所述“最大” 长度在本文中用以表示针对具有η个锁存元件的LFSR的(2~η)-I个非重复状态的序列。在具有最大长度的LFSR中，在重复包括所述LFSR的除一个状态以外的每个可能状态的值序列之前，所述LFSR将产生所述序列。结果，只要开始状态及终止状态不同于单一的被排除状态，具有最大长度的LFSR就将从任何起动状态步进通过所述状态序列以达到任何终止状态。相反，未经配置以具有最大长度的LFSR将具有排除多个状态的重复序列。如所说明，在第一 LFSR 204以被排除状态起动的情况下，第一 LFSR 204包括额外电路(“或非”电路260)以使得第一 LFSR 204能够从被排除状态(从最大长度序列所排除的全O状态)转变到所述序列内的状态(例如，“ 1000”状态)。可使用时钟信号234对第二 LFSR 206计时。举例来说，可经由外部信号来提供时钟信号234，或经由内部振荡器(例如，移位寄存器)来产生时钟信号234。或者，第一 LFSR204及第二 LFSR 206可接收独立的时钟信号。在操作期间，第一 LFSR 204可接收激活触发器208到214的启用信号236。响应于启用信号236，触发器208到214可在每一输入处接收数据且在每一时钟周期处产生输出。在特定实施例中，第一 LFSR 204可响应于加电事件而以第一开始状态开始，且第二LFSR 206可响应于所述加电事件而以第二开始状态开始。第一开始状态可为第一随机或伪 随机状态，且第二开始状态可为第二随机或伪随机状态。举例来说，第一 LFSR 204可产生第一多位值244，比较电路202将第一多位值244与预定值进行比较。当比较电路202确定第二 LFSR 206的第二多位值246及第一 LFSR 204的第一多位值244两者匹配预定值时，比较电路202可产生完成信号248。完成信号248可用以转变通电复位信号290。举例来说，当完成信号248指示匹配时，通电复位信号290可从高逻辑电平转变到低逻辑电平(或低到高)。参看图3，展示图2的第一线性反馈移位寄存器(LFSR) 204的时序图300。时序图300说明施加到第一 LFSR 204的每一触发器208到214的时钟信号234。时序图300还说明启用信号236从低逻辑电平到高逻辑电平的转变。作为随机或伪随机开始状态的实例，第一 LFSR 204可在停用时产生说明为“O”的第一多位值244。时序图300说明在接收到启用信号236处的高逻辑电平之后，随着第一 LFSR 204根据由控制电路232所设定的序列在状态之间转变，第一多位值244如何相对于时钟信号234而改变。如在时序图300中所说明，在启用信号236从低逻辑电平转变到高逻辑电平之前，第一多位值244的输出为“O”状态。将“O”状态表示为对应于二进制值“0000”的十六进制数(0x0)。每一零位可对应于第一 LFSR 204的触发器208到214的输出的特定状态。在此情况下，将每一触发器的逻辑“零”输出输入到“或非”电路260中。“或非”电路260产生输入到“或”电路218中的逻辑“一”输出。“或”电路218的另一输入为来自第四触发器214的逻辑“零”输出。“或”电路218将逻辑“一”输出到第一触发器208，以使得第一 LFSR204能够转变离开0x0状态。如在时序图300中所说明，响应于启用信号236从低逻辑电平转变到高逻辑电平， 第一触发器208可在后续时钟周期处产生逻辑“一”作为其输出。由于触发器210到214的输入不改变，因此第二触发器210、第三触发器212及第四触发器214可继续产生逻辑“零”。在此情况下，如在时序图300中所说明，第一多位值244的输出可为对应于十六进制数“8”的 “1000”。可将第一触发器208的逻辑“一”输出输入到“或非”电路260中，所述“或非”电路260产生提供到“或”电路218的逻辑“零”。“或”电路218响应于从“或非”电路260接收到逻辑“零”且从第四触发器214接收到输出而产生逻辑“零”。作为响应，第一触发器208可在序列的第二状态中产生逻辑“零”。可将第一触发器208的逻辑“一”输出输入到“异或”电路220中。“异或”电路220可从控制电路232接收输入。如在时序图300中所说明，控制电路232的输出为对应于输出状态“100”的十六进制数“4”。输出状态“100”可为如下状态其使得“与”门226到230能够将反馈数据提供到“异或”电路220到224，以产生提供到触发器210到214的值。基于LFSR的锁存元件的数目，可设定控制电路232的输出以将所述LFSR配置为具有最大序列长度。在一些实施例中，控制电路232的输出可为可基于锁存元件的数目而配置的。举例来说，在四位LFSR中，最大数目个值可为十五个值。“与”电路226在输入处接收输出状态100的逻辑“一”，且“与”电路228到230分别在输入处接收输出状态100的逻辑“零”。“与”电路228响应于从控制电路232接收到逻辑“一”输入且从第四触发器214接收到逻辑“零”输出而产生逻辑“零”输出。“异或”电路220响应于从“与”电路226接收到逻辑“零”且从第一触发器208接收到逻辑“一”而产生逻辑“一”。响应于从“异或”电路220接收到逻辑“一”，第二触发器210在第二状态中产生逻辑“一”作为输出。第三触发器212及第四触发器214可继续在第二状态中产生逻辑“零”输出。在此情况下，如在时序图300中所说明，第一多位值244的第二状态可为对应于十六进制数“4”的“0100”。在特定实施例中，如进一步在图4到5中所描述，第一 LFSR 204可继续在状态之间转变且产生第一多位值244，直到比较电路202确定第一多位值244匹配预定值(例如，图I的第一预定值112)为止。举例来说，如果第一预定值为“OxE”，则当第一 LFSR的值244匹配“OxE”状态时，第一 LFSR可在图3中所说明的前11个状态改变之后停止产生值。参看图4，展示控制通电复位信号的通电复位电路400的特定说明性实施例。通电复位电路400包括第一级477及第二级479。第一级477包括多个线性反馈移位寄存器(LFSR) 404、预定值406、多个匹配电路408及第一级输出电路414。第二级479包括计数器410、加载值电路412及第二级输出电路416。第一级477可经配置以在来自预定值406的值匹配来自所述多个LFSR 404的值(如由所述多个匹配电路408及第一级输出电路414所确定)时断言第一级完成信号460。第二级479可经配置以在计数器410达到特定计数(如由第二级输出电路416所确定)时断言第二级完成信号470。在特定实施例中，第二级输出信号470为通电复位信号418。在此情况下，基于第一级477及第二级479两者的完成(如分别由第一级完成信号460及第二级完成信号470所指示)而断言通电复位信号418。所述多个LFSR 404可包括第一 LFSR 405、第二 LFSR 407、第三LFSR 409及第四LFSR 411。在特定实施例中，第一 LFSR 405及第二 LFSR 407分别为图I的第一 LFSR108及第二 LFSR 110。所述多个LFSR 404中的每一 LFSR可经配置以产生提供到所述多个匹配电路408的多位值。所述多个匹配电路408可包括第一匹配电路421、第二匹配电路422、第三匹配电路424及第四匹配电路426。尽管使用术语“匹配电路”，但还可将匹配电路421、422、424及426视为第一类型的“比较电路”。每一匹配电路421到426可经配置以将来自特定LFSR的多位值与来自预定值406的预定值进行比较。举例来说，第一匹配电路421可将来自第一 LFSR 405的第一多位值480与来自预定值406的对应预定值进行比较。出于 简单起见，图4仅说明在第一 LFSR 405与第一匹配电路421之间的连接。然而，第二 LFSR407、第三LFSR 409及第四LFSR 411可分别各自将多位值提供到第二匹配电路422、第三匹配电路424及第四匹配电路426。比较电路408的匹配电路421到426可包括“异或”(XOR)电路，所述“异或”电路用以执行所述多个LFSR 404的多位值与预定值406的比较。尽管说明“异或”，但可使用其它逻辑来实现大致上类似的操作。在特定实施例中，第一匹配电路421包括第一“异或”电路450、第二 “异或”电路452、第三“异或”电路454及第四“异或”电路456。特定“异或”电路的输出可基于来自LFSR的多位值的位与对应预定值的位的比较而从高逻辑电平转变到低逻辑电平或反之亦然。举例来说，当第一“异或”电路450确定第一多位值480的第一位匹配对应预定值的位时，第一“异或”电路450的输出481可从高逻辑电平转变到低逻辑电平。尽管在图4中仅说明第一匹配电路421的“异或”电路450到456，但第二匹配电路422、第三匹配电路424及第四匹配电路426还可包括类似的“异或”电路。第一匹配电路421的每一“异或”电路450到456的输出耦合到第一匹配“或”电路458的输入。尽管使用术语“第一匹配‘或’电路”，但可将电路458视为第二类型的比较电路。在特定实施例中，第一“异或”电路450的输出481、第二“异或”电路452的输出482、第三“异或”电路454的输出484及第四“异或”电路456的输出486各自耦合到第一匹配“或”电路458的输入。第一匹配“或”电路458的输出经耦合以将第一信号493提供到第一级输出电路414的输入。第一匹配“或”电路458可经配置以将第一信号493维持在高逻辑电平直到“异或”电路450到456的每一输出481到486处于低逻辑电平为止，此时第一信号493可转变到低逻辑电平。在此情况下，当第一信号493处于低逻辑电平时，多位值480的每一位匹配对应预定值406的位。第二匹配电路422、第三匹配电路424及第四匹配电路426还可包括对应匹配“或”电路，所述对应匹配“或”电路从“异或”电路接收输入且各自向第一级输出电路414的相应输入产生信号490到492 (例如，第二信号492、第三信号491、第四信号490)。在特定实施例中，第一匹配电路421响应于第一LFSR 405的第一状态而断言第一信号493,且第二匹配电路422响应于第二 LFSR 407的第二状态而断言第二信号492。可彼此独立地断言第一信号493及第二信号492。第一级输出电路414可经配置以基于匹配电路421到426的匹配“或”电路的信号490到493而断言第一级完成信号460。举例来说，第一级输出电路414可经配置以将第一级完成信号460维持在高逻辑电平直到匹配电路421到426的匹配“或”电路的每一信号490到493处于低逻辑电平为止，此时第一级完成信号460可从高逻辑电平转变到低逻辑电平。在此情况下，第一级完成信号460处的低逻辑电平可指示，每一LFSR已产生匹配对应预定值406的值(例如，第一多位值480)。可将第一级完成信号460提供到计数器410以指示第一级477完成。在第二级479中，计数器410可为倒计数计数器或复位计数器，所述计数器经配置以响应于检测到第一级完成信号460处的低逻辑电平而从开始值倒计数到零。尽管说明倒计数计数器，但可使用任何类型的计数器(例如，正计数计数器)来实现大致上类似的操作。举例来说，可将第一级完成信号460提供到计数器410的复位输入。在特定实施例中，计数器410经配置以从加载值电路412加载开始值。举例来说，计数器410可从加载值电路412加载开始值“1111”。计数器410可经配置以在计数器410达到零之前向第二级输出电路416产生非零多位值，且在计数器410已达到零时具有全零值。结果，第二级输出电路 416可在第一级完成信号460经断言之后的预定数目个时钟周期断言第二级完成信号470。在特定实施例中，计数器410确定复位将发生的最小时间量且计数器410为固定的。因此，通过可变部分(例如，来自LFSR 404的值与预定值406的匹配)及固定部分(例如，计数器410的倒计数)来确定复位时间。可将第二级输出电路416视为第三类型的比较电路。第二级输出电路416可经配置以响应于计数器410达到终止值(例如，倒计数到零值)而将第二级完成信号470从高逻辑电平转变到低逻辑电平。在操作期间，归因于计数器410加载非零开始值，通电复位信号418在加电后即刻可处于高逻辑电平。在此情况下，响应于通电复位信号418的系统可在通电复位信号418处于高逻辑电平时防止所述系统的电路进行操作。通电复位信号418处于高逻辑电平的持续时间可基于计数器410的倒计数的长度及所述多个LFSR 404的最后匹配LFSR在与对应预定值406匹配之前所产生的值的最大数目。在时间468处，所述多个LFSR 404可产生值(例如，第一 LFSR 405产生第一多位值480)。可由匹配电路408将所述多个LFSR 404的值与预定值406进行比较。当每一匹配电路421到426的每一“异或”电路(例如，“异或”电路450到456)指示来自特定LFSR的值匹配预定值406时，来自匹配“或”电路(例如，第一匹配“或”电路458)的信号490到493可从高逻辑电平转变到低逻辑电平。响应于每一信号490到493转变到低逻辑电平，在时间471处，第一级输出电路414将第一级完成信号460从高逻辑电平转变到低逻辑电平。因为每一 LFSR可以随机状态开始，所以针对所有LFSR用以匹配其预定值的时间量可在每一通电事件时变化，且因此在时间468与时间471之间的时间长度可在有界范围内变化。在时间471处，通电复位信号418在比较所述多个LFSR 404的值之后仍为高电平的。响应于检测到第一级完成信号460已从高逻辑电平转变到低逻辑电平，计数器410可从开始值倒计数到零。当计数器410达到零时，第二级完成信号470可从高逻辑电平转变到低逻辑电平，从而在时间472处导致通电复位信号418从高逻辑电平到低逻辑电平的转变。在此情况下，可响应于加电事件而断言通电复位信号418 (到高逻辑电平)，且响应于第二级完成信号470经断言(到低逻辑电平)而解除断言通电复位信号418。举例来说，可在第一级完成信号460经断言之后的预定数目个时钟周期解除断言通电复位信号418。通过在每一 LFSR匹配特定预定值之后转变通电复位信号418，可在特定持续时间之后将通电复位信号418提供到系统的其它电路。通电复位信号418的持续时间可经选择以对应于其它电路用以在复位之后初始化的时间。在此情况下，在通电复位信号418从高逻辑电平转变到低逻辑电平之后，系统的其它电路可经初始化且准备好操作。参看图5，展示图4的通电复位电路400的时序图500。时序图500说明施加到所述多个LFSR 404中的每一 LFSR及施加到计数器410的时钟信号420。时序图500还说明预定值406的输出及所述多个LFSR 404中的LFSR中的每一者的多位值。举例来说，第一多位值508可对应于由第一 LFSR 405所产生的第一多位值480，第二多位值510可对应于第二 LFSR 407的多位值，第三多位值512可对应于第三LFSR 409的多位值，且第四多位值514可对应于第四LFSR 411的多位值。所述多个LFSR 404中的LFSR可按序列产生新的值，直到匹配电路408检测到在所述LFSR的值与对应预定值之间的匹配为止。如在时序图500中所说明，预定值406的输 出为四个十六进制数“0x9、0x7、0x2、0xA”。在此情况下，十六进制数“0x9”可为第一 LFSR405的对应预定值，十六进制数“0x7”可为第二 LFSR 407的对应预定值，十六进制数“0x2”可为第三LFSR 409的对应预定值，且十六进制数“OxA”可为第四LFSR 411的对应预定值。每一个十六进制数可对应于四位二进制数。举例来说，“ 0x8 ”可表示二进制状态“ 1000 ”。如在时序图500中所说明，第一 LFSR 405的第一多位值508在产生匹配预定值“0x9”的值“0x9”之前产生十六进制数序列“0x6、0x3、0xD、0xA、0x5、0xE、0xF、0xB”。作为另一实例，第二 LFSR 407的第二多位值510在产生匹配预定值“0x7”的值“0x7”之前产生十六进制数序列“0xD、0xA、0x5、0xE”。第三多位值512在产生匹配预定值“0x2”的值“0x2”之前产生十六进制数序列“0x7、0xF、0xB、0x9、0x8、0x4”。第四多位值514在产生匹配预定值“OxA”的值“OxA”之前产生十六进制数序列“OxD”。每一 LFSR在匹配其预定值后即刻停止转变且保持其状态。结果，所述匹配电路保持其相应输出。当LFSR的每一值匹配对应预定值时，如在时序图500中所说明，第一级输出电路414可将第一级完成信号460从高逻辑电平转变到低逻辑电平。响应于检测到第一级完成信号460处的低逻辑电平，计数器410可开始从开始值倒计数到零。可从加载值电路412加载开始值。如在时序图500中所说明，将十六进制数“0x5”从加载值电路412的输出加载到计数器410的计数518。当计数器518达到十六进制数“0x0”时，如在时序图500中所说明，第二级输出电路416将第二级完成信号470及第二级通电复位信号418从高逻辑电平转变到低逻辑电平。参看图6，展示控制通电复位信号的通电复位电路600的特定说明性实施例。通电复位电路600包括第一级677及第二级679。第一级677包括多个线性反馈移位寄存器(LFSR) 604、预定值606、多个匹配电路608及第一级输出电路614。第二级679包括计数器610、加载值电路612及第二级输出电路616。第一级677可经配置以在来自预定值606的值匹配来自所述多个LFSR 604的值(如由所述多个匹配电路608及第一级输出电路614所指示)时断言第一级完成信号660。第二级679可经配置以在计数器610达到特定计数(如由第二级输出电路616所指示)时断言第二级完成信号670。多级输出电路643可经配置以基于第一级完成信号660及第二级完成信号670而断言通电复位信号618。
所述多个LFSR 604可包括第一 LFSR 605、第二 LFSR 607、第三LFSR 609及第四LFSR 611。在特定实施例中，第一 LFSR 605及第二 LFSR 607分别为图I的第一 LFSR108及第二 LFSR 110。所述多个LFSR 604中的每一 LFSR可经配置以产生提供到所述多个匹配电路608的多位值。所述多个匹配电路608可包括第一匹配电路621、第二匹配电路622、第三匹配电路624及第四匹配电路626。第一级677以与图4的第一级477大致上类似的方式操作。可将第一级完成信号660提供到计数器610且提供到多级输出电路643以指示第一级677完成。第二级679以与图4的第二级479大致上类似的方式操作。第二级输出电路616的输出641可I禹合到多级输出电路643的输入。多级输出电路643可经配置以基于第一级完成信号660及第二级完成信号670而转变通电复位信号618。举例来说，当第一完成信号660及第二完成信号670两者处于高逻辑电平(例如，第一级677尚未完成且第二级679也尚未完成)时，多级输出电路643可 将通电复位信号618维持在低逻辑电平。在此情况下，当第一级完成信号660转变到低逻辑电平(例如，当第一级677完成时)但第二级完成信号670处于高逻辑电平(例如，当第二级679未完成时)时，多级输出完成电路643可将通电复位信号618转变到高逻辑电平。当第二级完成信号670转变到低逻辑电平(例如，当第二级679完成时)且第一级完成信号660仍处于低逻辑电平时，多级输出电路643可将通电复位信号618转变到低逻辑电平。因此，基于可变部分(例如，第一级677)而断言通电复位信号618，且基于固定部分(例如，第二级679)而解除断言通电复位信号618。在操作期间，在时间668处响应于通电事件，将通电复位信号618维持在低逻辑电平，而所述多个LFSR 604产生值(例如，第一 LFSR 605产生第一多位值680)。当第一级完成信号660及第二级完成信号670两者处于高逻辑电平时，通电复位信号618以低逻辑电平开始。可通过所述多个匹配电路608将所述多个LFSR 604的值与预定值606进行比较。当所述LFSR匹配预定值606时，第一级输出电路614在时间671处将第一级完成信号660从高逻辑电平转变到低逻辑电平以指示第一级677完成，且多级输出完成电路643将通电复位信号618转变到高逻辑电平。因为每一 LFSR可以随机状态开始，所以针对所有LFSR用以匹配其预定值的时间量可在每一通电事件时变化，且因此在时间668与时间671之间的时间长度可在有界范围内变化。响应于第一级完成信号660从高逻辑电平转变到低逻辑电平，计数器610可从开始值倒计数到零。当计数器610达到零时，第二级输出电路616将第二级完成信号670从高逻辑电平转变到低逻辑电平以指示第二级679完成，且通电复位信号618在时间672处从高逻辑电平转变到低逻辑电平。在此情况下，响应于第一级完成信号660经断言处于低逻辑电平(例如，第一级677完成)而断言通电复位信号618处于高逻辑电平，且响应于第二级完成信号670经断言(例如，第二级679完成)而解除断言通电复位信号618。举例来说，可在第一级完成信号660经断言之后的预定数目个时钟周期解除断言通电复位信号618。通过在每一 LFSR匹配特定预定值时转变通电复位信号618，可在某一持续时间之后将通电复位信号618提供到系统的其它电路，所述持续时间具有基于LFSR 605到611的最长序列长度的上界。通电复位信号618的持续时间可经选择以对应于其它电路用以在复位之后初始化的时间。在此情况下，在通电复位信号618从高逻辑电平转变到低逻辑电平之后，系统的其它电路可经初始化且准备好操作。参看图7，展示控制通电复位信号的系统700的特定说明性实施例。系统700包括以级联配置耦合的第一通电复位电路702及第二通电复位电路704。所述级联配置使得系统700能够将通电复位信号724作为如下脉冲来断言所述脉冲具有基于第二通电复位电路704的宽度。第一通电复位电路702包括对应于图4的通电复位电路400的组件的组件。举例来说，第一通电复位电路702包括第一级773及 第二级775。第一级773包括第一 LFSR750、第二LFSR 752、预定值753、多个匹配电路751及第一级输出电路757，第一级输出电路757经配置以断言第一级完成信号759。第二级775包括计数器714、加载值电路755及第二级输出电路706，第二级输出电路706经配置以断言第二级完成信号718。第二级输出电路706可为“或非”(NOR)电路。第二通电复位电路704包括对应于图4的通电复位电路400的组件的组件。举例来说，第二通电复位电路702包括第三级777及第四级779。第三级777包括“与”电路710、第一 LFSR 754、第二 LFSR 756、预定值731、多个匹配电路721及第三级输出电路723，第三级输出电路723经配置以断言第三级完成信号725。第四级779包括计数器764、加载值电路727及第四级输出电路729，第四级输出电路729经配置以断言第四级完成信号722。第四级输出电路729可为“或”电路。多级输出电路712可经配置以基于第四级完成信号722及由反相器708所产生的第二级完成信号718的反相信号720来断言通电复位信号724。在特定实施例中，多级输出电路712为“异或”电路。在此情况下，当第二级完成信号718的反相信号720处于与第四级完成信号722相同的逻辑电平时，多级输出电路712可将通电复位信号724转变到低逻辑电平或将通电复位信号724维持在低逻辑电平。当第四级完成信号722及第二级完成信号718的反相信号720处于不同逻辑电平时，多级输出电路712可将通电复位信号724转变到高逻辑电平或将通电复位信号724维持在高逻辑电平。在操作期间，在时间780处，响应于加电事件，可将通电复位信号724维持在低逻辑电平。在时间780与时间782之间，在至少一个LFSR 750、752不匹配其预定值753时，第一级输出电路757可保持第一级完成信号759被解除断言。当第一级完成信号759经断言时，第二级完成信号718可处于低逻辑电平(例如，第二级875未完成)。响应于处于低逻辑电平的第二级完成信号718，“与”电路710可停用第二通电复位电路704的第一 LFSR754及第二 LFSR 756的操作。在此情况下，计数器764保持其输出处于开始值，从而引起第四级完成信号722被解除断言(即，具有高逻辑电平)。当第二级完成信号718的反相信号720及第四级完成信号722两者处于高逻辑电平时，多级输出电路712将通电复位信号724维持在低逻辑电平，如在时间780处所说明。在第一通电复位电路702中，在时间782处，当多个匹配电路751确定第一 LFSR750及第二 LFSR 752的值匹配预定值753时，第一级输出电路757可断言第一级完成信号759 (例如，第一级773完成)。计数器714可响应于检测到第一级完成信号759经断言而开始倒计数。当第二级输出电路706确定计数器714已完成所述倒计数时，可将第二级完成信号718转变到高逻辑电平。响应于接收到处于高逻辑电平的第二级完成信号718，“与”电路710使得第一 LFSR 754及第二 LFSR 756能够开始产生值。在784处，当第二级完成信号718的反相信号720处于低逻辑电平(例如，第二级775完成)且第四级完成信号722处于高逻辑电平(例如，第四级779未完成)时，多级输出电路712可断言通电复位信号724。在第二通电复位电路704中，在时间786处，当多个匹配电路721确定第一 LFSR754及第二 LFSR 756的值匹配预定值731时，第三级输出电路723可断言第三级完成信号725 (例如，第三级777完成)。计数器764可响应于检测到第三级完成信号725经断言而开始倒计数。当第四级输出电路729确定计数器764已完成所述倒计数时，可断言第四级完成信号722。在788处，当第二级完成信号718的反相信号720处于低逻辑电平(例如，第二级775完成)且第四级完成信号722处于低逻辑电平(例如，第四级779完成)时，多级输出电路712可解除断言通电复位信号724。通过响应于第一通电复位电路702而接通通电复位信号724及响应于第二通电复位电路704而断开通电复位信号724，系统700可产生在从时间780到782的可变延迟及从时间782到784的固定延迟(即，所述延迟可变但具有上界及下界)之后开始的脉冲通 电复位信号724。通电复位信号724经断言历时包括从784到786的可变时间及从786到788的固定时间的持续时间(即，所述脉冲持续时间可变且具有上界及下界)。参看图8，展示实施于裸片890上的系统800的特定说明性实施例，系统800包括多个电力域及多个通电复位电路，所述多个通电复位电路控制到所述电力域的通电复位信号。裸片890包括衬垫(例如，导线接合衬垫)892及作为系统800的第一电力域894(例如，输入/输出(I/O)域)的部分的多个电路。第二电力域896可为核心域，所述核心域可包括经配置以在比第一域894低的电压下操作的逻辑电路。第一通电复位电路802控制到第一电力域894的第一通电复位信号820，且第二通电复位电路804控制到第二电力域896的第二通电复位信号822。第一通电复位电路802包括对应于图4的通电复位电路400的组件的组件。举例来说，第一通电复位电路802包括第一级873及第二级875。第一级873包括第一 LFSR850、第二LFSR 852、预定值853、多个匹配电路851及第一级输出电路857，第一级输出电路857经配置以断言第一级完成信号859。第二级875包括计数器814、加载值电路855及第二级输出电路806，第二级输出电路806经配置以断言第二级完成信号818。第二级输出电路806可为“或非” (NOR)电路。第二通电复位电路804包括对应于图4的通电复位电路400的组件的组件。举例来说，第二通电复位电路802包括第三级877及第四级879。第三级877包括“与”电路810、第一 LFSR 854、第二 LFSR 856、预定值831、多个匹配电路821及第三级输出电路823，第三级输出电路823经配置以断言第三级完成信号825。第四级879包括计数器864、加载值电路827及第四级输出电路829，第四级输出电路829经配置以断言第二通电复位信号822 ( S卩，第四级完成信号)。第四级输出电路829可为“或”电路。在操作期间，在至少一个LFSR 850、852不匹配其预定值853时，第一级输出电路857可保持第一级完成信号859被解除断言。当第一级完成信号859经断言时，第二级完成信号818可处于高逻辑电平。在此情况下，反相器808可反相第二级完成信号818以将第一通电复位信号820维持在低逻辑电平。响应于第二级完成信号818处的高逻辑电平，“与”电路810可停用第二通电复位电路804的第一 LFSR 854及第二 LFSR 856的操作。在此情况下，计数器864保持其输出处于开始值，从而引起第二通电复位信号822被解除断言(例如，具有高逻辑电平)。在第一通电复位电路802中，当所述多个匹配电路851确定第一 LFSR 850及第二LFSR 852的值匹配预定值853时，第一级输出电路857可断言第一级完成信号859 (例如，第一级873完成)。计数器814可响应于检测到第一级完成信号859经断言而开始倒计数。当第二级输出电路806确定计数器814已完成所述倒计数时，可将第二级完成信号818转变到高逻辑电平。响应于接收到处于高逻辑电平的第二级完成信号818，“与”电路810可发送使得第一 LFSR 854及第二 LFSR 856能够开始产生值的信号。在第二通电复位电路804中，当所述多个匹配电路821确定第一 LFSR 854及第
二LFSR 856的值匹配预定值831时，第三级输出电路823可断言第三级完成信号825 (例如，第三级877完成)。计数器864可响应于检测到第三级完成信号825经断言而开始倒计 数。当第四级输出电路829确定计数器864已完成所述倒计数时，可断言第二通电复位信号 822。结果，当第一电力域894及第二电力域896两者经历加电事件时，第二电力域896被保持在复位状态直到第一电力域894已初始化之后。举例来说，第一电力域894可接收或产生由第二电力域896使用的时钟信号或其它控制信号。在启用在第二电力域中的第二通电复位电路804的操作之前，经由第一通电复位信号820来初始化此些信号。作为另一实例，可在第一电力域894保持操作时使第二电力域896掉电。结果，第一通电复位信号820可在使第二电力域896掉电时保持被解除断言。当第二电力域896经历加电事件(例如，热启动)时，第二通电复位信号822以经断言状态开始，且LFSR 854及856归因于第一通电复位信号820保持处于低逻辑电平而以经启用状态开始。可在一个或一个以上额外级联级或其任何组合中并行地添加额外通电复位电路，以在多个电压域(例如，一个或一个以上I/O域、核心域及存储器域)当中及多种条件(例如，一个或多个域被掉电)当中启用受控加电响应。此些通电复位电路可经配置以根据在图4、6及7中所说明的实施例中的任一者或其任何组合来操作。参看图9，揭示断言通电复位信号的方法900。方法900包括在902处将电力施加到通电复位电路。举例来说，可对图4的通电复位电路通电。方法900还包括在904处每一 LFSR以未知值开始。举例来说，多个LFSR 400中的每一 LFSR可以随机或伪随机值开始。图4的第一 LFSR 405、第二 LFSR 407、第三LFSR 409及第四LFSR 411可至少部分并行地操作。举例来说，可对每一 LFSR 405到411共同计时以产生同时提供到所述多个匹配电路408的值，且所述多个匹配电路408将所述值与预定值406进行比较。尽管特定LFSR可产生匹配对应预定值的值且因此独立于其它LFSR的值而停止产生新值，但两个或两个以上LFSR同时进行操作历时起动周期的至少一部分。举例来说，在第二 LFSR 407的操作周期期间，通过执行至少一个状态转变或其它活动，第一 LFSR 405与第二 LFSR 407至少部分并行地操作。在决策框906处，确定所有LFSR是否处于终止状态(即，每一 LFSR匹配预定值)。举例来说，图4的所述多个匹配电路408可确定所述多个LFSR 404的值480是否匹配预定值406。当所述LFSR中的至少一者不匹配对应预定值时，方法900返回到决策框906。当所述多个LFSR 404中的LFSR中的每一者匹配对应预定值时，方法900包括在908处从复位释放倒计数计数器。举例来说，图4的计数器410可响应于接收到第一级完成信号460而开始倒计数。方法900包括在决策框910处确定复位计数器是否处于终止状态。举例来说，图4的计数器410从开始值倒计数到零(所述计数器的终止状态)。当所述计数器尚未达到零时，方法900返回到决策框910。当所述计数器经确定已达到零计数时，方法900包括在912处将通电复位信号转变到非作用中状态。举例来说，图4的计数器410可将通电复位信号418转变到低逻辑电平。方法900基于多个LFSR来控制通电复位信号的时序。多个LFSR可提供冗余，所述冗余实现与单一较大LFSR相同的与初始加电值比较匹配的概率。通过使用多个LFSR来代替单一较大LFSR，并行地操作的每一 LFSR可比单一较大LFSR快地达到终止条件。参看图10，揭示一种方法且大体上将其指定为1000。方法1000包括在1002处响 应于加电事件而对第一线性反馈移位寄存器(LFSR)及第二 LFSR计时以使其大致上并行地操作。举例来说，图4的每一 LFSR 405到411可通过同时地(例如，并非连续地)产生提供到所述多个匹配电路408的值来并行地操作。在此情况下，针对某一非零持续时间，至少两个LFSR可并行地操作且产生值。所述方法还包括在1004处响应于第一 LFSR的第一状态匹配第一预定状态且第二 LFSR的第二状态匹配第二预定状态而断言完成信号。举例来说，在图I中，当第一 LFSR 108的第一值121及第二 LFSR 110的第二值122分别匹配第一预定值112及第二预定值114时，比较电路106断言完成信号132。所述方法进一步包括在1006处断言对应于加电事件的通电复位信号，其中所述通电复位信号的时序特性至少部分地基于所述完成信号。通电复位信号的时序特性可指示在什么条件下断言或解除断言所述通电复位信号。举例来说，在图I中，通电复位信号产生电路130响应于接收到完成信号132而断言通电复位信号120。方法1000基于多个LFSR来控制通电复位信号的时序。通过使用多个LFSR来代替单一较大LFSR，并行地操作的每一 LFSR可比单一较大LFSR快地达到终止条件。图11为包括控制通电复位信号的通电复位电路1164的无线通信装置1100的实施例的框图。无线通信装置1100可实施为便携式无线电子装置，其包括耦合到存储器1132的处理器1110，例如数字信号处理器(DSP)。通电复位电路1164可控制通电复位信号的转变。举例来说，通电复位电路1164可包括在图1、2、4、6到8中的一者或一者以上中所说明的组件或电路中的一者或一者以上，且可根据图9到10中的一者或一者以上的方法或其任何组合来操作。在特定实施例中，显示器控制器1126耦合到处理器1110且耦合到显示装置1128。编码器/解码器(编解码器)1134也可耦合到处理器1110。扬声器1136及麦克风1138可耦合到编解码器1134。无线控制器1140可耦合到处理器1110且耦合到无线天线1142。通电复位电路1164被说明为将一个或一个以上通电复位信号提供到显示器控制器1126、编解码器1134、处理器1110、存储器1132及无线控制器1140，所述组件可处于一个或一个以上电压域(未图示)中。在特定实施例中，处理器1110、显示器控制器1126、存储器1132、编解码器1134及无线控制器1140包括于系统级封装或系统单芯片装置1122中。在特定实施例中，输入装置1130及电力供应器1144耦合到系统单芯片装置1122。此外，在特定实施例中，如在图11中所说明，显示装置1128、输入装置1130、扬声器1136、麦克风1138、无线天线1142及电力供应器1144是在系统单芯片装置1122的外部。然而，显示装置1128、输入装置1130、扬声器1136、麦克风1138、无线天线1142及电力供应器1144中的每一者可耦合到系统单芯片装置1122的例如接口或控制器等组件。图I到11中所说明的实施例为说明性的，且多种变型将被辨识为在本发明的范围内。举例来说，尽管通电复位电路的LFSR可在单一时间开始，但在其它实施例中，只要所述LFSR中的至少两者在某点处并行地操作，所述LFSR就可交错开始。举例来说，图4的每一LFSR 405到411可通过同时地(例如，并非连续地)产生提供到所述多个匹配电路408的值而并行地操作。在此情况下，针对某一非零持续时间，至少两个LFSR可并行地操作。而且，由所述通电复位电路所使用的LFSR的数目可为大于或等于2的任何数目。在级联配置(例如在图7及8中)中，可存在任何数目个级联级。另外，尽管将一些信号描述为经断言处于高逻辑电平且将其它信号描述为经断言处于低逻辑电平，但在其它实施例中，可通过适当的电路修改而将任何特定信号断言为高电平或低电平以实现大致上类似的结果。尽管 说明了 “与”、“或”及“异或”，但可使用其它逻辑电路来实现大致上类似的操作。尽管将图2的第一 LFSR 204说明为伽罗瓦型(Galois-type) LFSR，但在其它实施例中，在斐波纳契型(Fibonacci-type)配置中，仅第一级接收来自多个级的反馈。可将前述所揭示装置及功能性设计及配置成存储于计算机可读媒体上的计算机文件(例如，RTL、⑶SII、GERBER等)。可将一些或所有此些文件提供到基于此些文件来制造装置的制造处置者。所得产品包括半导体晶片，所述半导体晶片接着切割成半导体裸片且封装成半导体芯片。所述芯片接着用于例如以下各项的装置中机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元或其它
>j-U ρ α装直。图12描绘电子装置制造过程1200的特定说明性实施例。在制造过程1200处(例如，在研究计算机1206处)接收物理装置信息1202。物理装置信息1202可包括表示半导体装置(例如，图I的通电复位电路102、图2的通电复位电路200、图4的通电复位电路400、图6的通电复位电路600、图7的第一通电复位电路702及第二通电复位电路704、图8的第一通电复位电路802及第二通电复位电路804，或其任何组合)的至少一个物理性质的设计信息。举例来说，物理装置信息1202可包括物理参数、材料特性及结构信息，所述信息是经由耦合到研究计算机1206的用户接口 1204来输入的。研究计算机1206包括耦合到计算机可读媒体(例如，存储器1210)的处理器1208(例如，一个或一个以上处理核心)。存储器1210可存储计算机可读指令，所述计算机可读指令可执行以致使处理器1208变换物理装置信息1202以遵循文件格式以及产生库文件1212。在特定实施例中，库文件1212包括至少一个数据文件，所述至少一个数据文件包括经变换的设计信息。举例来说，库文件1212可包括经提供以与电子设计自动化(EDA)工具1220 —起使用的半导体装置库，所述半导体装置库包括如下装置，所述装置包括在图I、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上或其任何组合。可在包括耦合到存储器1218的处理器1216 (例如，一个或一个以上处理核心)的设计计算机1214处结合EDA工具1220来使用库文件1212。可在存储器1218处将EDA工具1220存储为处理器可执行指令，以使得设计计算机1214的用户能够设计包括库文件1212的装置的电路，所述装置包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上或其任何组合。举例来说，设计计算机1214的用户可经由耦合到设计计算机1214的用户接口 1224来输入电路设计信息1222。电路设计信息1222可包括表示半导体装置(例如，包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上或其任何组合的装置)的至少一个物理性质的设计信息。为了说明，电路设计性质可包括特定电路及与在电路设计中的其它元件的关系的识别、定位信息、特征大小信息、互连信息，或表示半导体装置的物理性质的其它信息。设计计算机1214可经配置以变换设计信息(包括电路设计信息1222)以遵循文件格式。为了说明，文件形成可包括以分级格式表示平面几何形状、文本标签及关于电路布局的其它信息的数据库二进制文件格式，例如图形数据系统(GDSII)文件格式。设计计算机1214可经配置以产生包括经变换的设计信息的数据文件，例如⑶SII文件1226，所述文件包括描述在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上或其任何组合以及其它电路或信息的信息。为了说明，所述数据文件可包括对应于系统单芯片(SOC) 的信息，所述SOC包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上且还包括在所述SOC内的额外电子电路及组件。可在制造过程1228处接收⑶SII文件1226，以根据⑶SII文件1226中的经变换信息来制造描述在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上的信息。举例来说，装置制造过程可包括将⑶SII文件1226提供到掩模制造者1230，以产生说明为代表性掩模1232的一个或一个以上掩模(例如，待与光刻处理一起使用的掩模)。可在制造过程期间使用掩模1232来产生一个或一个以上晶片1234，可测试所述一个或一个以上晶片1234且将其分成多个裸片(例如，代表性裸片1236)。裸片1236包括电路，所述电路包括装置，所述装置包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上。可将裸片1236提供到封装过程1238，在封装过程1238处将裸片1236并入到代表性封装1240中。举例来说，封装1240可包括单一裸片1236或多个裸片(例如，系统级封装(SiP)布置)。封装1240可经配置以遵守一个或一个以上标准或规范，例如联合电子装置工程设计委员会(JEDEC)标准。可(例如)经由存储于计算机1246处的组件库将关于封装1240的信息分配到各种产品设计者。计算机1246可包括耦合到存储器1250的处理器1248(例如，一个或一个以上处理核心)。可在存储器1250处将印刷电路板(PCB)工具存储为处理器可执行指令，以处理经由用户接口 1244从计算机1246的用户所接收的PCB设计信息1242。PCB设计信息1242可包括在电路板上的封装半导体装置的物理定位信息，所述封装半导体装置对应于包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上或其任何组合的封装1240。计算机1246可经配置以变换PCB设计信息1242以产生数据文件，例如GERBER文件1252，所述文件具有包括在电路板上的封装半导体装置的物理定位信息以及电连接件(例如，迹线及通孔)的布局的数据，其中所述封装半导体装置对应于包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上的封装1240。在其它实施例中，由经变换的PCB设计信息所产生的数据文件可具有除GERBER格式以外的格式。可在板组装过程1254处接收GERBER文件1252，且使用GERBER文件1252来产生根据GERBER文 件1252内所存储的设计信息所制造的PCB (例如，代表性PCB 1256)。举例来说，可将GERBER文件1252上载到一个或一个以上机器以执行PCB生产过程的各种步骤。PCB 1256可填入有包括封装1240的电子组件，以形成代表性印刷电路组合件(PCA) 1258。可在产品制造过程1260处接收PCA 1258且将其集成到一个或一个以上电子装置(例如，第一代表性电子装置1262及第二代表性电子装置1264)中。作为说明性而非限制性实例，第一代表性电子装置1262、第二代表性电子装置1264或两者可选自以下各项的群组机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机，通电复位电路集成到所述装置中。作为另一说明性而非限制性实例，电子装置1262及1264中的一者或一者以上可为例如移动电话等远程单元、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具备全球定位系统(GPS)功能的装置、导航装置、例如仪表读取设备等固定位置数据单元，或者存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图8根据本发明的教示说明远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可合适地用于包括有源集成电路的任何装置中。如在说明性过程1200中所描述，可制造、处理包括在图1、2、4、6、7及8中所说明的通电复位电路中的一者或一者以上的装置且将其并入到电子装置中。关于图I到11所揭示的实施例的一个或一个以上方面可包括于各种处理阶段处(例如，包括于库文件1212、⑶SII文件1226及GERBER文件1252内)，以及存储于研究计算机1206的存储器1210、设计计算机1214的存储器1218、计算机1246的存储器1250、在各种阶段处(例如，在板组装过程1254处)所使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例(例如，掩模1232、裸片1236、封装1240、PCA 1258、例如原型电路或装置(未图示)等其它产品，或其任何组合)中。尽管描绘了从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中，可使用较少阶段或可包括额外阶段。类似地，可通过单一实体来执行过程1200或通过执行过程1200的各种阶段的一个或一个以上实体来执行过程1200。技术人员将进一步了解，结合本文中所揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。上文大体上在其功能性方面描述了各种说明性组件、块、配置、模块、电路及步骤。将此功能性实施为硬件还是软件取决于特定应用及强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此些实施方案决策不应解释为引起脱离本发明的范围。可直接以硬件、以由处理器执行的软件模块或以两者的组合来体现结合本文中所揭示的实施例所描述的方法或算法的步骤。软件模块可驻留于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得所述处理器可从所述存储媒体读取信息及将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。所述处理器及所述存储媒体可驻留于专用集成电路(ASIC)中。所述ASIC可驻留于计算装置或用户终端中。在替代方案中，所述处理器及所述存储媒体可作为离散组件驻留于计算装置或用户终端中。“存储媒体”为非暂时性的(即，并非暂时性传播信号)。提供所揭示实施例的先前描述 ，以使得所属领域的技术人员能够制作或使用所揭示实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且可在不脱离本发明的范围的情况下将本文中所界定的原理应用于其它实施例。因此，本发明不希望限于本文中所展示的实施例，而是应被赋予与如由所附权利要求书界定的原理及新颖特征一致的可能的最广范围。
权利要求
1.一种设备，其包含通电复位电路，其包含第一线性反馈移位寄存器；及第二线性反馈移位寄存器，其中所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作。
2.根据权利要求I所述的设备，其中所述通电复位电路进一歩包含输出以选择性地提供通电复位信号。
3.根据权利要求I所述的设备，其中所述第一线性反馈移位寄存器LFSR响应于加电事件而以第一开始状态开始，且所述第二 LFSR响应于所述加电事件而以第二开始状态开始，其中所述第一开始状态为第一随机或伪随机状态，且其中所述第二开始状态为第二随机或伪随机状态。
4.根据权利要求I所述的设备，其中所述第一线性反馈移位寄存器包含有序锁存元件集合，所述有序锁存元件集合包括第一锁存元件、至少ー个中间锁存元件及最后锁存元件，且其中所述第一线性反馈移位寄存器进一歩包含反馈逻辑电路以基于所述有序锁存元件中的至少两者的输出来产生到特定中间锁存元件的输入。
5.根据权利要求I所述的设备，其中所述通电复位电路包含第一级，所述第一级包含所述第一线性反馈移位寄存器及所述第二线性反馈移位寄存器，其中所述第一级进一歩包含第一级输出电路，所述第一级输出电路经配置以响应于所述第一线性反馈移位寄存器的第一状态匹配第一预定值且所述第二线性反馈移位寄存器的第二状态匹配第二预定值而断言第一级完成信号。
6.根据权利要求5所述的设备，其中所述第一级进一歩包含第一匹配电路，其经配置以响应于所述第一线性反馈移位寄存器的所述第一状态匹配所述第一预定值而断言第一信号；及第二匹配电路，其经配置以响应于所述第二线性反馈移位寄存器的所述第二状态匹配所述第二预定值而断言第二信号，其中所述第一级输出电路经耦合以接收所述第一信号及所述第二信号，且经配置以响应于所述第一及第ニ信号经断言而断言所述第一级完成信号。
7.根据权利要求6所述的设备，其中所述第一信号及所述第二信号彼此独立地被断言。
8.根据权利要求5所述的设备，其中所述第一级输出电路在所述加电事件期间断言所述第一级完成信号的概率小于所述第一开始状态匹配第一预定状态的第一概率且小于所述第二开始状态匹配第二预定状态的第二概率。
9.根据权利要求5所述的设备，其进ー步包含第二级，所述第二级包含计数器，其耦合到所述第一级输出电路 '及第二级输出电路，其耦合到所述计数器，且经配置以在所述第一级完成信号经断言之后的一定数目个时钟周期断言第二级完成信号。
10.根据权利要求9所述的设备，其中通电复位信号是响应于加电事件而断言，且响应于所述第二级完成信号经断言而解除断言。
11.根据权利要求9所述的设备，其中通电复位信号是响应于所述第一级完成信号经断言而断言，且响应于所述第二级完成信号经断言而解除断言。
12.根据权利要求9所述的设备，其中所述第一级完成信号是由所述第一级输出电路产生，且被提供到所述计数器的复位输入。
13.根据权利要求I所述的设备，其中所述第一线性反馈移位寄存器通过在所述第二线性反馈移位寄存器的操作周期期间执行至少ー个状态转变而与所述第二线性反馈移位寄存器至少部分并行地操作。
14.根据权利要求I所述的设备，其集成在至少ー个半导体裸片中。
15.根据权利要求14所述的设备，其中所述第一线性反馈移位寄存器及所述第二线性反馈移位寄存器是由从在所述至少一个半导体裸片外部的源接收的时钟信号来计时。
16.根据权利要求14所述的设备，其中所述至少一个半导体裸片进一歩包含振荡器，且其中所述第一线性反馈移位寄存器及所述第二线性反馈移位寄存器是由从所述振荡器接收的时钟信号来计时。
17.根据权利要求I所述的设备，其进ー步包含选自由以下各项组成的群组的装置机顶盒、音乐播放器、视频播放器、娱乐单元、导航单元、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述通电复位电路集成到所述装置中。
18.—种设备,其包含 通电复位电路，其包含 第一级，其包含 第一线性反馈移位寄存器； 第二线性反馈移位寄存器， 其中所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作；及 第一级输出电路，其响应于所述第一线性反馈移位寄存器且响应于所述第二线性反馈移位寄存器来选择性地断言第一级完成信号；及 第二级，其包含 计数器，其耦合到所述第一级输出电路 '及 第二级输出电路，其耦合到所述计数器，且经配置以在所述第一级完成信号经断言之后的一定数目个时钟周期断言第二级完成信号。
19.根据权利要求18所述的设备，其中所述第一级输出电路经配置以响应于所述第一线性反馈移位寄存器的第一状态匹配第一预定状态且所述第二线性反馈移位寄存器的第ニ状态匹配第二预定状态而断言所述第一级完成信号。
20.根据权利要求18所述的设备，其中所述第一级包含多个线性反馈移位寄存器，所述多个线性反馈移位寄存器包括所述第一线性反馈移位寄存器LFSR及所述第二 LFSR，且其中所述第一级输出电路经配置以响应于所述多个LFSR中的每ー特定LFSR具有匹配对应于所述特定LFSR的预定状态的状态而断言所述第一级完成信号。
21.根据权利要求18所述的设备，其中通电复位信号是响应于加电事件而断言，且响应于所述第二级完成信号经断言而解除断言。
22.根据权利要求18所述的设备，其中通电复位信号是响应于所述第一级完成信号经断言而断言，且响应于所述第二级完成信号经断言而解除断言。
23.根据权利要求18所述的设备，其中所述通电复位电路进一歩包含 第三级，其包含第三LFSR、第四LFSR及第三级输出电路；及 第四级，其包含第二计数器。
24.根据权利要求23所述的设备，其中所述第一级及所述第二级是在第一电カ域中，且其中所述第三级及所述第四级是在第二电カ域中。
25.根据权利要求18所述的设备，其集成在至少ー个半导体裸片中。
26.根据权利要求18所述的设备，其进ー步包含选自由以下各项组成的群组的装置机顶盒、音乐播放器、视频播放器、娱乐单元、导航单元、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述通电复位电路集成到所述装置中。
27.—种设备,其包含 通电复位电路，其包含 第一级，其包含 第一线性反馈移位寄存器； 第二线性反馈移位寄存器， 其中所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作；及 第一级输出电路，其响应于所述第一线性反馈移位寄存器且响应于所述第二线性反馈移位寄存器来选择性地断言第一级完成信号； 第二级，其包含 计数器，其耦合到所述第一级输出电路；及 第二级输出电路，其耦合到所述计数器，且经配置以在所述第一级完成信号经断言之后的预定数目个时钟周期断言第二级完成信号； 第三级，其包含 第三线性反馈移位寄存器； 第四线性反馈移位寄存器；及 第三级输出电路，其耦合到所述第三线性反馈移位寄存器且耦合到所述第四线性反馈移位寄存器来选择性地断言第三级完成信号；及第四级，其包含 第二计数器，其耦合到所述第三级输出电路 '及 第四级输出电路，其耦合到所述第二计数器且经配置以断言第四级完成信号， 其中所述第一及第ニ级是在第一电カ域中，且其中所述第三及第四级是在第二电カ域中。
28.根据权利要求27所述的设备，其中所述第一电カ域对应于衬垫电压，且其中所述第二电カ域对应于核心电压。
29.根据权利要求27所述的设备，其集成在至少ー个半导体裸片中。
30.根据权利要求27所述的设备，其进ー步包含选自由以下各项组成的群组的装置机顶盒、音乐播放器、视频播放器、娱乐单元、导航单元、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述通电复位电路集成到所述装置中。
31.ー种方法，其包含响应于加电事件而对第一线性反馈移位寄存器LFSR及第ニ LFSR计时以使其大致上并行地操作；响应于所述第一 LFSR的第一状态匹配第一预定状态且所述第二 LFSR的第二状态匹配第二预定状态而断言完成信号；及断言对应于所述加电事件的通电复位信号，其中所述通电复位信号的时序特性至少部分地基于所述完成信号。
32.根据权利要求31所述的方法，其中响应于所述加电事件而断言所述通电复位信号，且其中在所述完成信号经断言之后的预定数目个时钟周期解除断言所述通电复位信号。
33.根据权利要求31所述的方法，其中响应于所述完成信号经断言而断言所述通电复位信号，且其中在所述完成信号经断言之后的预定数目个时钟周期解除断言所述通电复位信号。
34.根据权利要求29所述的方法，其中由电子装置的通电复位电路执行断言所述完成信号及断言所述通电复位信号。
35.一种设备,其包含通电复位电路，其包含用于将第一线性反馈移位寄存器的第一状态与第一预定状态进行比较的装置；用于将第二线性反馈移位寄存器的第二状态与第二预定状态进行比较的装置；及用于响应于所述第一状态匹配所述第一预定状态且所述第二状态匹配所述第二预定状态而断言完成信号的装置，其中通电复位信号的时序特性至少部分地基于所述完成信号。
36.根据权利要求35所述的设备，其集成在至少ー个半导体裸片中。
37.根据权利要求35所述的设备，其进ー步包含选自由以下各项组成的群组的装置机顶盒、音乐播放器、视频播放器、娱乐单元、导航单元、通信装置、个人数字助理PDA、固定位置数据单元及计算机，所述通电复位电路集成到所述装置中。
38.ー种方法,其包含第一步骤，其用于响应于加电事件而对第一线性反馈移位寄存器LFSR及第ニ LFSR计时以使其大致上并行地操作；第二步骤，其用于响应于所述第一 LFSR的第一状态匹配第一预定状态且所述第二LFSR的第二状态匹配第二预定状态而断言完成信号；及第三步骤，其用于断言对应于所述加电事件的通电复位信号，其中所述通电复位信号的时序特性至少部分地基于所述完成信号。
39.根据权利要求38所述的方法，其中由集成到电子装置中的通电复位电路执行所述第二步骤及所述第三步骤。
40.ー种方法，其包含接收表示半导体装置的至少ー个物理性质的设计信息，所述半导体装置包括通电复位电路，所述通电复位电路包含第一线性反馈移位寄存器；及第二线性反馈移位寄存器， 其中所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作； 变换所述设计信息以遵循文件格式；及 产生包括所述经变换的设计信息的数据文件。
41.根据权利要求40所述的方法，其中所述数据文件具有GDSII格式。
42.ー种方法，其包含 接收包括对应于半导体装置的设计信息的数据文件；及 根据所述设计信息来制造所述半导体装置，其中所述半导体装置包括通电复位电路，所述通电复位电路包含 第一线性反馈移位寄存器；及 第二线性反馈移位寄存器， 其中所述第一线性反馈移位寄存器经配置以与所述第二线性反馈移位寄存器至少部分并行地操作。
43.根据权利要求42所述的方法，其中所述数据文件具有GDSII格式。
全文摘要
本发明揭示一种用以控制通电复位信号的系统及方法。在特定实施例中，通电复位电路(200)包括第一线性反馈移位寄存器(204)及第二线性反馈移位寄存器(206)。所述第一线性反馈移位寄存器(204)经配置以与所述第二线性反馈移位寄存器(206)至少部分并行地操作。
文档编号H03K17/22GK102835029SQ201180016600
公开日2012年12月19日 申请日期2011年3月29日 优先权日2010年3月31日
发明者史蒂文·M·米伦多夫, 迈克尔·K·巴腾堡, 萨拉特·钱德拉·凯撒拉 申请人:高通股份有限公司