专利名称：数字锁相环时钟系统的制作方法
技术领域：
本发明总体涉及可用于为电路系统生成时钟的电子时钟系统。特别地，本发明涉及可以使用数字锁相环(DPLL)电路和基于分数分频器的数控振荡器(DCO)生成高稳定且高性能时钟的时钟系统。
背景技术：
数字锁相环(DPLL)电路可以用于生成系统时钟。DPLL可以基于参考输入时钟生成系统时钟。当DPLL在工作中失去参考输入时钟时，DPLL在保持(holdover)事件下工作。特定系统可能要求其系统时钟即使在保持事件中也精确地工作。保持频率精度可以按照一段时间内最大的分数频率偏移和漂移来定义。本发明的受让人Analog Device Inc.制造集成电路,所述集成电路包括直接数字 合成器(DDS)和数模转换器(DAC)以在DPLL中实现数控振荡器。数字控制字可以调整DDS来生成数字时钟，所述数字时钟被DAC转换为模拟正弦波。然而，DDS+DAC的实现方式需要用于在DAC的输出去除谐波的滤波器。该滤波器可能无法容易地制造在DPLL制造于其中的集成电路中，因此它设置为外部组件，这增加了时钟系统的成本和复杂性。此外，DDS+DAC的设计需要比较器，该比较器用于将正弦波转换为方波，以便该方波可以用作系统时钟。这些额外的组件占用额外的空间并增加成本。因此，需要在保持事件期间持续且精确但消耗更少电力、花费更少成本的高稳定且高性能的时钟系统。
图1示出了依据本发明的示例实施例的数控振荡器(DC0)。图2示出了依据本发明的示例实施例的时钟系统。图3示出了依据本发明的示例实施例的另一时钟系统。图4示出了依据本发明的示例实施例的调整字处理器。
发明内容
本发明的实施例可以提供数控振荡器(DC0)，该数控振荡器包括具有模数(M)的Σ-Δ调制器(SDM)、加法器和多模数分频器(MMD)。SDM可以响应控制信号，以生成在一时间段内取平均的情况下具有由数字控制信号(F)确定的分数值(F/M)的整数值的模式。加法器可以具有与SDM耦合的第一输入和用于接收整数值(N)的第二输入。MMD可以具有与加法器的输出I禹合的控制输入和与稳定源时钟I禹合的时钟输入，MMD基于出现在控制输入的值对出现在输入端的时钟信号执行整数分频，其中所述分频在一段时间内取平均的情况下具有1/(N+F/M)的形式。本发明的实施例可以提供时钟系统，该系统可以包括数字相位/频率检测器(DPFD)、缓冲器、包括Σ-Λ调制器(SDM)的数控振荡器(DC0)、加法器、第一分频器。DPFD可以具有用于参考输入时钟的第一输入，用于反馈信号的第二输入，DPFD生成表不参考输入时钟和反馈信号之间差值的输出。缓冲器可以耦合到DPFD以便随着时间存储差值信号。Σ-Δ调制器(SDM)可以具有与缓冲器耦合的控制输入。加法器可以具有与SDM和整数控制字源耦合的输入。第一分频器可以具有用于时钟信号的输入和与加法器耦合的控制输入，DCO生成具有平均频率的输出时钟信号，该平均频率表示输入时钟信号的频率除以(N+F/M)，其中N由整数控制字确定，F/M由SDM的输出确定。系统时钟也可以包括与DCO输出时钟信号耦合的第二分频器，输出反馈信号至DPFD。
具体实施例方式图1示出了依据本发明的示例实施例的数控振荡器100 (DCO)0 DC0100可以包括Σ-Δ调制器(SDM) 102、加法器104、以及多模数分频器(MMD) 106。SDM102可以生成到加法器104的数字控制输出。加法器104可以将外部提供的整数值N与来自SDM102的控制输出相加以生成到MMD106的整数控制字。控制字可以在由SDM输出确定的各种整数值之间变化，但在预定的时间段内，控制字可以具有平均值N+F/M，其中N是外部提供的整数，F/ M是SDM的输出的平均值。MMD106可以接收输入时钟信号Fin并依据加法器104输出的值生成分频的输出时钟信号Ftot。尽管MMD的瞬时操作是整数分频器的操作，但是随着时间经过，输出时钟的频率形式为Ftjut=Fin/ (N+F/Μ)。在图1所示的示例实施例中，SDM102可以接收支配其操作的30比特控制字F。SDM示为将3比特整数值输出到加法器，该整数值可以是例如_1，0，I和2的值。然而，SDM102不限于30比特到3比特的特定转换。如图所示，DC0100生成的Fqut时钟可以输入到SDM102作为给系统电路的驱动时钟。图2示出了依据本发明的实施例的时钟发生器200。时钟发生器200可以包括正向信号通路和反馈信号通路以形成信号环路。沿着正向信号通路，时钟发生器可以包括数字相位/频率检测器(DPFD) 202、数字环路滤波器(DLF) 204、缓冲器207、以及数控振荡器(DC0)208。沿着反馈信号通路，时钟系统可以包括分频器216。DCO可以包括Σ-Λ调制器(SDM)210、加法器212、以及多模数分频器(MMD)214。时钟发生器200还可以包括开关206和开关控制器203。DPFD202可以包括两个输入端,其中第一输入端接收参考输入时钟,第二输入端从反馈信号通路接收反馈信号。DPFD202可以将参考输入时钟与反馈信号比较，以计算表示DPFD202的两个输入信号之间的相位和/或频率差的差值信号。与DPFD202的输出端耦合的DLF204可以正常接收差值信号并执行差值信号的低通滤波以生成控制位。DLF204可以通过开关206耦合到缓冲器207。缓冲器207可以是即使在正向信号通路切断时也能够持续保持控制位的数据存储装置。缓冲器207可以存储来自DLF204的多种输出。例如，缓冲器207可以存储当前控制位或者在预定的时间段内的控制位的平均值。DC0208可以具有与缓冲器207耦合以接收存储在缓冲器中的控制位的控制输入端，以及与稳定源时钟Fsys耦合的时钟输入端。在DC0208中，SDM210可以耦合到控制输入端以便接收控制位并基于所提供的控制位生成数字字模式，其中数字字模式可以具有F/M的目标平均值。加法器212可以耦合到SDM210，以接收时间平均的控制位并将一个常数与时间平均的控制位相加。MMD214可以具有与稳定源时钟Fsys耦合的时钟输入并具有与加法器212耦合以接收控制字的控制输入。MMD214可以产生用Fsys除以控制字所代表的数的时钟输出。Fsys可以是稳定源时钟，意味着在保持事件期间当参考输入时钟无效时，即当其丢失或超出特定有效频率范围时，Fsys仍可以向DC0208提供持续的时#Fsys。Fsys可以由高稳定源时钟提供，例如晶体振荡器(XO)，温度补偿XO (TCXO)，或者烘箱控制XO (0CX0)。在特定环境下，Fsys可以使用内部倍频器从高稳定源时钟合成以实现高频稳定源时钟。这样，来自DLF204的缓冲器的控制位可以调整DC0208 (或提供频率调节)以便为时钟系统生成输出时钟。反馈信号通路可以包括设置在输出时钟和DPFD202的第二输入端之间的分频器216。在本发明的一个示例实施例中，分频器216可以是整数分频器(NI)，该整数分频器将输出时钟的频率除以整数NI。另选地，分频器216可以是分数分频器，该分数分频器可以将输出时钟的频率除以一个分数。输出时钟可以经由反馈信号通路提供给DPFD202来与参考 输入时钟进行比较，以便参考输入时钟和输出时钟之间的差值可以在正常工作中用于控制DC0208。开关206可以沿正向信号通路设置在缓冲器前面的地方，并由开关控制器203基于参考输入时钟的状态控制。在优选的实施例中，开关206可以耦合在DLF204和缓冲器207之间。然而，开关206不限于在此特定位置，并且它可以为了相同的结果而设置在电路的其它部分。例如，在一个实施例中，开关206可以设置在DPFD202和DLF204之间。这样，开关控制器203可以使得开关206在到DPFD202的第一输入端的参考输入时钟有效的正常操作期间闭合。然而，如果当参考输入时钟变成无效时保持事件发生，参考输入时钟的缺失可能使得开关控制器断开开关206并因此切断正向信号通路。然而，存储在缓冲器中的控制位仍然可以维持它们的值并将控制位提供给DC0208。由于缓冲器中保持的控制位可以维持向DC0208提供稳定控制位，即使在保持事件期间也能维持持续的输出时钟。图3示出了依据本发明的实施例的另一时钟系统。时钟系统300可以包括正向信号通路和反馈信号通路以形成环路。由正向信号通路和反馈信号通路形成的环路的输出可以是持续的数字时钟信号(Fd。。)。此外，时钟系统300可以包括模拟PLL (模拟PLL2)以对Fdco滤波，从而去除Fd。。中含有的抖动。时钟系统的正向信号通路可以包括第一整数分频器302、时间-数字转换器(TDC)304、以及数字相位及频率检测器(DPFD)308。正向信号通路可以进一步包括数字环路滤波器(DLF)309、开关310、调整字处理器312、以及如图1所示(带不同标记)的DC0313，该DCO可以包括Σ-Λ调制器(SDM) 314、加法器316、以及多模数分频器(MMD) 318。开关310可以由开关控制器303基于参考输入时钟是否可用来控制。开关控制器303也可以将控制信号提供给调整字处理器312来控制它的工作。反馈信号通路可以包括第二整数分频器326和第二时间-数字转换器(TDC) 328。时钟系统300还可以包括晶体振荡器(XO) 320、另选的倍频器(PLL3) 322、以及复用器324来一起提供稳定的源时钟。时钟系统还可以包括模拟PLL (PLL2) 334和倍频器336，用于最终输出时钟的滤波和倍频。沿着正向信号通路从上游到下游，第一整数分频器302可以与参考输入时钟耦合，以将参考输入时钟的频率除以预定的整数值。与第一整数分频器302耦合的第一TDC304可以将参考输入时钟转换为数字参考输入时钟。DPFD308可以具有两个输入端，以接收两个数字信号，从而在DPFD308进行比较。DPFD308的第一输入端可以与第一 TDC304耦合，DPFD308的第二输入端可以与反馈信号通路耦合以接收反馈信号。DPFD308可以在输出端输出差值信号，该差值信号表示数字参考输入时钟和反馈信号之间的相位/频率的差。DPFD308的输出可以耦合到DLF309，该DLF309可以对差值信号执行低通滤波以生成调整字作为对DC0313的控制位。正向信号通道可以进一步包括与DLF309的输出端耦合的开关310。开关310可以由开关控制器303基于参考输入时钟的状态来控制。开关控制器303可以使得开关310在当参考输入时钟对时钟系统300可用的正常操作期间接合。然而，如果当参考输入时钟变成无效时保持事件发生，开关控制器303可以使得开关310从调整字处理器312断开DLF309。调整字处理器312可以与DLF309的输出相对地耦合到开关310。调整字处理器312可以是能带功能配置的控制器装置。图4示出了依据本发明的示例实施例的示例调整字处理器。参考图4，调整字处理器312可以包括数据存储及平均元件(DSAE) 340和复用器342。在一个实施例中，DSAE340可以是存储器，该存储器存储来自DLF309的输出并且/或者计算DLF的输出在一段时间内的平均值。调整字处理器的数据输入可以在外部耦合到开关310并且在内部耦合到DSAE340的输入和复用器342的第一输入。DSAE340的输出可以耦合到复用器342的第二输入。调整字处理器312还可以具有控制输入，该控制输入可以在外部耦合到开关控制器303来接收控制信号，并且在内部耦合到复用器342的控制引脚。于是，在正常操作期间，开关控制器303可以使得开关310接合，并且使复用器342的输出连接到其第一输入。这样，DLF的输出可以直接馈送给DCO且同时被存储以及/或者在DSAE340处取平均。然而，如果保持事件发生，开关控制器303可能使得开关310断开，且大约在同时，使得复用器342的输出连接到其第二输入。这样，正向信号通路被断开的开关310切断。然而，DCO仍可以通过复用器342的第二输入来接收存储在DSAE340中的存储的或平均的控制位。也可以提供调整字处理器312用来基于过滤的误差来调整DC0313的响应。例如，可以将多种非线性响应曲线载入到调整字处理器312的DSAE340中来实现期望的响应。在这方面，DSAE340可以存储一个或多个转换表格，该表格可以通过来自DLF309的过滤的误差信号来索引。此外，调整字处理器312可以包括处理器(未示出)，该处理器配置有直接计算来自DLF309的过滤的误差的响应的算法。如类似于以上结合图1所描述的，DC0313可以耦合到调整字处理器312。DC0313的SDM314可以接收控制位并调制控制位以产生调制的控制位(F/M)，该控制位可以在加法器316与整数N相加以便生成给MMD318的控制位(F/M+N)。DC0313的MMD318也可以接收在保持事件期间可以不被中断的稳定源时钟。稳定的X0320可以生成时钟信号，该时钟信号可以被PLL3322倍频或者另选地可以直接馈送给复用器324，稳定源时钟Fin可以通过该复用器来提供给MMD318。DC0313的输出Fd。。(或者正向及反馈环路的输出)可以由控制位控制，或者 Fdra=Fin/(F/M+N)。反馈信号通路可以耦合在DC0313的输出端和DPFD308的第二输入端之间。沿着反馈信号通路，第二整数分频器326可以耦合到DC0313的输出以将Fd。。的频率除以一个整数。第二 TDC328可以耦合到第二整数分频器以将时钟Fd。。转换为数字反馈时钟信号。
在本发明的一个实施例中，可以在第一 TDC304和DPFD308之间设置可选的第一分数分频器306，并且可以在第二 TDC330和DPFD308之间设置可选的第二分数分频器330。在正常操作期间，参考输入时钟可以提供给时钟系统的正向信号通路。DPFD308可以比较参考输入时钟和反馈信号之间频率和/或相位的差值来生成数字差值信号，该数字差值信号可以被DLF309转换为调整字(TWl)的序列。开关310可以接合，从而使得DLF309的输出可以直接提供给调整字处理器312。调整字处理器312可 以标准化TWl来生成控制位(TW2)。调整字处理器312的输出缓冲器可以基于差值信号定期以新的控制位(TW2)更新。控制位可以根据Fdra=Fin/(N+F/Μ)来确定Fd。。和Fin之间的频率比，其中F是控制位Tff20 Fd。。一方面可以通过第二整数分频器326、第二 TDC328以及可选地通过第二数字分数分频器330来提供反馈信号给DPFD308，以便与参考输入时钟进行比较。Fd。。也可以通过模拟PLL2和倍频器334提供系统时钟给电路系统(未示出)。模拟PLL2334可以包括高频压控振荡器(VCO)来将DCO输出提高至更高频率。模拟PLL2334也可以对DCO输出提供噪声滤波。如果保持事件发生，参考输入时钟可能丢失。此丢失可能使得开关控制器303断开开关310以切断正向信号通路。然而，调整字处理器312的DSAE340可以保持其当前控制位(或存储的控制位的平均值)并给DC0313提供稳定的控制位，因此DCO的输出Fd。。仍可以是稳定且精确的。由于控制位是数字存储的，因此它们高度稳定且对温度变化较不敏感。这样，时钟系统300即使在保持事件期间也可以提供持续且精确的Fd。。。前述实施例提供了时钟发生系统，该时钟发生系统以多种非整数转换因子执行对参考时钟信号的频率转换，并且即使在参考时钟暂时变成无效的保持事件期间该系统也可工作。此外，该时钟系统能够以数量减少的外部部件，如外部滤波器，在普通集成电路中制造。这样，当时钟与其它处理系统(未示出)集成时，该时钟系统以低集成成本生成精确时钟。本领域技术人员可以从前述描述中认识到，本发明能够以多种形式实施，且多种实施例可以单独或组合实施。因此，尽管本发明的实施例结合其特定示例来描述，本发明的实施例和/或方法的真正范围不应依此限制，这是因为在本领域技术人员学习了附图、说明书和以下权利要求后，其它更改对于他们将变得显而易见。
权利要求
1.一种数控振荡器(DC0),包括具有模数(M)的Σ-Λ调制器(SDM)，所述SDM响应于数字控制信号(F)，生成在一时间段内取平均的情况下具有由所述控制信号确定的分数值(F/M)的整数值的模式；加法器，所述加法器具有与所述SDM耦合的第一输入和用于接收整数值(N)的第二输入；以及多模数分频器(MMD)，所述MMD具有与所述加法器的输出耦合的控制输入和与源时钟耦合的时钟输入端，所述MMD基于出现在所述控制输入的值对出现在时钟输入的时钟信号执行整数分频，其中在一时间段内取平均的情况下，所述分频具有1/(N+F/M)的形式。
2.如权利要求1所述的数控振荡器，其中所述F是存储在缓冲器中的值，F与从所述 MMD的输出得到的反馈时钟信号和参考时钟信号之间的差值关联。
3.如权利要求2所述的数控振荡器，其中所述差值由数字相位/频率检测器(DPFD)生成。
4.如权利要求2所述的数控振荡器，其中F的值在所述参考时钟信号有效时随时间更新。
5.如权利要求2所述的数控振荡器，其中当参考输入信号无效时，F的值保持为存储在所述缓冲器中的当时的值或者在预定的时间段内存储的值的平均值。
6.—种时钟系统,包括数字相位/频率检测器(DPFD)，所述DPFD具有用于参考时钟的第一输入和用于反馈时钟的第二输入，所述DPFD生成表示在所述参考时钟和所述反馈时钟之间的差值的输出； 缓冲器，所述缓冲器耦合到所述DPFD以随着时间存储所述差值信号；数控振荡器(DC0)，包括Σ-Δ调制器(SDM)，所述SDM具有与缓冲器耦合的控制输入，加法器，所述加法器具有与所述SDM和整数控制字的源耦合的输入，以及第一分频器，所述第一分频器具有用于源时钟信号的时钟输入和与所述加法器耦合的控制输入，所述DCO生成输出时钟信号，所述输出时钟信号具有表示所述源时钟信号的频率除以(N+F/M)的平均频率，其中N由所述整数控制字确定，F/M由所述SDM的输出确定； 以及第二分频器，所述第二分频器耦合到所述DCO的输出时钟信号，向所述DPFD输出反馈时钟。
7.如权利要求6所述的时钟系统，进一步包括设置在所述DPFD和所述缓冲器之间用于对DPFD的输出进行低通滤波的数字环路滤波器。
8.如权利要求6所述的时钟系统，其中所述分频器是整数分频器或分数分频器。
9.如权利要求6所述的时钟系统，其中源时钟即使在所述参考时钟无效时对所述DCO 也是有效输入。
10.如权利要求6所述的时钟系统，进一步包括信号检测器，所述信号检测器用于识别所述参考时钟无效的时间，其中所述缓冲器通过开关耦合到所述DPFD，当所述参考时钟无效时所述开关在所述信号检测器的控制下将所述缓冲器从所述DPFD断开。
11.如权利要求10所述的时钟系统，其中当所述开关将所述缓冲器从所述DPFD断开时，所述缓冲器保持存储在所述缓冲器中的当时的值或者在一时间段内存储的值的平均值。
12.如权利要求6所述的时钟系统，进一步包括与所述DCO的输出耦合的锁相环路，用于倍增DCO输出时钟的频率。
13.—种时钟系统,包括正向信号通路，包括数字相位/频率检测器(DPFD)，所述DPFD具有与参考输入时钟耦合的第一输入、和用于反馈信号的第二输入，所述DPFD生成表示第一和第二输入之间的相位/频率差值的差值信号;控制器，所述控制器与所述DPFD耦合以按比例调节所述差值信号并在数据存储及平均元件(DSAE)中存储按比例调节的差值信号作为控制位；以及数控振荡器(DC0)，包括Σ-Δ调制器(SDM)，所述SDM具有与缓冲器耦合的控制输入，加法器，所述加法器具有与所述SDM和整数控制字的源耦合的输入，以及第一分频器，所述第一分频器具有用于时钟信号的时钟输入和与所述加法器耦合的控制输入，所述DCO生成输出时钟信号，所述输出时钟信号具有表示所述输入时钟信号的频率除以(N+F/M)的平均频率，其中N由所述整数控制字确定，F/M由所述SDM的输出确定； 以及反馈信号通路，所述反馈信号通路耦合到DCO输出，所述反馈信号通路包括第二分频器，所述第二分频器用于将反馈信号提供至所述DPFD。
14.如权利要求13所述的时钟系统，其中所述正向信号通路进一步包括设置在所述参考输入时钟和所述DPFD的第一输入端之间的第一时间-数字转换器(TDC);以及所述反馈信号通路进一步包括设置在所述分频器和所述DPFD的第二输入端之间的第二TDC。
15.如权利要求14所述的时钟系统，其中所述第二分频器是整数或分数分频器，所述正向信号通路进一步包括设置在所述参考输入时钟和所述DPFD的第一输入端之间的分数分频器，以及所述反馈信号通路进一步包括设置在所述第二分频器和所述DPFD的第二输入端之间的分数分频器。
16.如权利要求13所述的时钟系统，其中所述正向信号通路进一步包括设置在所述 DPFD的输出端和所述控制器之间的数字环路滤波器。
17.如权利要求13所述的时钟系统，进一步包括与所述DCO的输出耦合的锁相环路，用于倍增所述DCO的输出时钟的频率以及滤除噪声。
18.如权利要求13所述的时钟系统，其中对所述DCO的时钟输入即使在所述参考输入时钟丢失时也提供给所述第一分频器。
19.如权利要求13所述的时钟系统，其中对所述DCO的时钟输入在提供给所述第一分频器前被倍频。
20.如权利要求13所述的时钟系统，进一步包括信号检测器，所述信号检测器用于识别所述参考输入时钟无效的时间，其中所述控制器通过开关耦合到所述DPFD，当所述参考输入时钟无效时所述开关在所述信号检测器的控制下将所述控制器从所述DPFD断开。
21.如权利要求20所述的时钟系统，其中当所述开关将所述控制器从所述DPFD断开时，所述DSAE保持存储在所述DSAE中的当时的控制位或者在一时间段内存储的值的平均值。
22.—种时钟发生方法,包括响应于随时间变化的控制信号对第一时钟信号分频以生成输出时钟信号，所述控制信号采用随着时间平均为由N+F/M所表示的值的整数值，其中N是整数值，F/M是分数值； 通过以下步骤生成所述随时间变化的控制信号随着时间比较所述输出时钟信号相对于参考时钟信号的表不;随着时间存储所述比较的结果，所存储的结果确定F的值，以及向Σ-Λ调制器输出所存储的结果，所述Σ-Λ调制器生成随着时间平均为F/M分数值的整数输出。
23.如权利要求22所述的方法，进一步包括，在所述参考时钟信号无效的时段期间，使用保持模式，其中所述控制信号保持在当时的值或者在一时间段内存储的值的平均值，以及所述分频使用所保持的控制信号值执行。
24.如权利要求23所述的方法，进一步包括，当所述参考时钟在无效后变成有效时，解除所述保持模式，其中恢复所述随时间变化的控制信号的正常操作。
25.—种时钟系统,包括数字相位/频率检测器(DPFD)，所述DPFD具有用于参考时钟的第一输入和用于反馈时钟的第二输入，所述DPFD生成表示所述参考时钟和所述反馈时钟之间的差值的输出； 缓冲器，所述缓冲器耦合到所述DPFD以随着时间存储差值信号；开关，所述开关在所述参考时钟丢失时将所述缓冲器从所述DPFD断开；数控振荡器(DC0)，具有与所述缓冲器耦合的第一输入和与源时钟耦合的第二输入，所述DCO生成输出时钟信号；以及分频器，所述分频器与所述DCO的输出耦合，向所述DPFD输出反馈时钟。
26.如权利要求25所述的时钟系统，其中所述DCO包括Σ-Δ调制器(SDM)，响应于来自所述缓冲器的累积值，生成在一时间段内取平均的情况下具有由所述累积值确定的分数值(F/M)的整数值的模式；加法器，所述加法器具有与所述SDM耦合的第一输入和用于接收整数值(N)的第二输入；以及多模数分频器(MMD)，所述MMD具有与所述加法器的输出耦合的控制输入以及与源时钟耦合的时钟输入端，所述MMD基于出现在所述控制输入处的值对出现在所述时钟输入处的时钟信号执行整数分频，其中所述分频在一时间内段取平均的情况下具有1/(N+F/M)的形式。
27.如权利要求26所述的时钟系统，其中所述源时钟包含在普通集成电路中作为所述时钟系统。
28.如权利要求25所述的时钟系统，其中所述时钟系统包含在普通集成电路中。
29.如权利要求25所述的时钟系统，进一步包括与所述DCO的时钟输出耦合的倍频 PLL，用于倍增频率和滤除噪声。
全文摘要
一种时钟系统，包括数字相位/频率检测器(DPFD)、缓冲器、包含Σ-Δ调制器(SDM)的数控振荡器(DCa)、加法器、第一分频器。DPFD可以具有用于参考输入时钟的第一输入和用于反馈信号的第二输入，DPFD生成表示参考输入时钟和反馈信号之间的差值的输出。缓冲器可以耦合到DPFD以随着时间累积差值信号。Σ-Δ调制器(SDM)可以具有与缓冲器耦合的控制输入。加法器可以具有与(SDM)和整数控制字源耦合的输入。
文档编号H03L7/00GK103004096SQ201180035286
公开日2013年3月27日 申请日期2011年6月15日 优先权日2010年7月19日
发明者祝丹, R·P·尼尔松, T·佩特哈特哈, W·帕尔梅尔, J·卡维, 郑子蔚 申请人:美国亚德诺半导体公司