专利名称：用于半导体芯片的驱动器的制作方法
技术领域：
本发明涉及制造电子器件的方法，更具体地来说，涉及用于半导体芯片的马区动器。
背景技术：
如果电导线中的电流密度大到足以使得形成导线的原子/离子能够沿着导线移动，即，高电流密度，则产生了电迁移。特别地，引导电流通过导线的电子或者空穴给予了导线中的原子/离子足够的动力，从而导致了原子/离子的迁移。随着有足够大的电流通过，原子/离子沿着导线的迁移会在导线中产生空隙(void)，并且造成了多余材料的积累。多余材料在其他地方沉积，通常在导线的角落沉积。这些空隙导致其周围的电流密度増加，从而增加了电迁移率。电迁移率还取决于导线的温度。导致局部电流密度増加的空隙还由于欧姆加热而提高了导线的温度，从而进一步增加了电迁移率。为了降低电迁移的影响，利用具有足够横截面面积的导线来避免出现电迁移过程。因为需要提供足够的横截面面积，所以半导体芯片上的导线通常占据了较大的芯片面积。随着硅芯片的尺寸越来越小，沿着导线流动的电流通常也会减小。而且，数年间，为了容纳高电流密度而不会导致电迁移，已经对硅芯片上的导线材料进行了改变。首先使用了铝合金，而近一段时间将导线材料变为铜。虽然有了上述变化，但是电迁移仍旧是芯片的高电流密度载流部分的一大问题。上述高电流密度载流部分包括用于驱动连接到硅芯片以外导线的接合焊盘的驱动器，将电源提供到形成硅芯片的各个器件的硅芯片上的电源布线，以及将向硅芯片提供时钟信号的连接到导线的时钟信号驱动器。在这些部分中，都产生了高电流密度，并且至少在部分驱动电路中，电流在ー个方向上流动。因为导线中的原子/离子不断在ー个方向上被推动，所以在ー个方向上流动的电流尤其可能导致电迁移。在具有双向电流的导线(例如，上述时钟导线)中，导线中的原子/离子首先被单向推动，然后再被推回。因此，尽管原子/离子沿着导线来回移动，但是，通常，导线不会很快退化
(degradeノ。
发明内容
针对上述问题，本发明提供了多个实施例。本发明的一个实施例涉及ー种用于半导体芯片的驱动器，包括漏极线，具有第一端和第二端；至少两个n型晶体管，每个n型晶体管都包括源极，连接到第一电源线；栅极，连接到第一输入线，以及漏极，直接连接到漏极线；该驱动器还包括至少两个P型晶体管，每个P型晶体管都包括源极，连接到第ニ电源线；栅极，连接到第二输入线，以及漏极，直接连接到漏极线；在漏极线的第一端和第二端之间的整个距离上，直接连接到漏极线的n型晶体管的数量与直接连接到漏极线的P型晶体管的数量的差小于2。其中，在漏极线的第一端和第二段之间的整个距离上，连接到漏极线的n型晶体管的数量与连接到漏极线的P型晶体管的数量的差小于I。其中，至少两个η型晶体管排列在漏极线的一侧，至少两个P型晶体管排列在漏极线的另一侧。其中，至少两个η型晶体管中的每一个都排列在漏极线的一侧，至少两个P型晶体管中对应的一个排列在漏极线的另一侧。其中，位于漏极线一侧的至少两个η型晶体管中的一个与另一个η型晶体管隔开， 另一个η型晶体管与至少两个P型晶体管中的一个处于漏极线的同侧。其中，至少两个P型晶体管中每一个的导通电阻与至少两个η型晶体管中每一个的导通电阻基本相同。其中，至少两个η型晶体管的源极通过一个以上的金属层连接到第一电源线。其中，至少两个P型晶体管的源极通过一个以上的金属层连接到第二电源线。本发明的另一实施例涉及一种用于半导体芯片的驱动器，包括漏极线；第一行的至少两个晶体管，位于漏极线的一侧，第一行的晶体管的漏极直接连接到漏极线，并且沿着漏极线位于均匀地彼此隔开的位置上，第一行中的晶体管包括η型晶体管或P型晶体管中的至少一种；以及第二行的至少两个晶体管，位于漏极线的另一侧，并且沿着漏极线位于均匀地彼此隔开的位置上，第二行的晶体管的漏极直接连接到漏极线，第二行中的晶体管包括η型晶体管或P型晶体管中的至少一种；第一行和第二行中的每个η型晶体管与第一行或者第二行中的一个P型晶体管配成对，均匀地彼此隔开设置的不多于两个P型晶体管与一个η型晶体管拆开。其中，第一行和第二行中的每个η型晶体管与第一行或者第二行中的一个P型晶体管配成对，均匀地彼此隔开设置的不多于一个P型晶体管与一个η型晶体管拆开。其中，第一行包括每对中的η型晶体管，第二行包括每对中的P型晶体管。其中，第一行包括在彼此均匀隔开位置中的一个位置上的每对中的η型晶体管或者P型晶体管，并且第二行包括在彼此均匀隔开的相同位置上的对中的另一晶体管。其中，漏极线形成在金属层上，金属层最接近半导体芯片的基板。其中，该驱动器进一步包括至少两个P型晶体管中每一个晶体管的导通电阻、与至少两个η型晶体管中每一个晶体管的导通电阻被设置为基本相同。其中，η型晶体管的源极通过半导体芯片的一个以上的金属层连接到第一电源线。其中，P型晶体管的源极通过半导体芯片的一个以上的金属层连接到第二电源线。本发明的再一实施例涉及一种布局半导体芯片的驱动器的方法，包括将第一信号连接到至少两个η型晶体管的栅极；将至少两个η型晶体管的漏极直接连接到漏极线； 将第二信号连接到至少两个P型晶体管的栅极；将至少两个P型晶体管的漏极直接连接到漏极线；将至少两个η型晶体管和至少两个P型晶体管连接到沿着漏极线的位置上，从而使得在沿着漏极线的任意点上的时间平均电流基本为零。其中，该方法进一步包括将至少两个η型晶体管排列在漏极线的一侧，将至少两个P型晶体管排列在漏极线的另一侧。该方法进一步包括将至少两个η型晶体管中每个晶体管排列在漏极线的一侧， 并将至少两个P型晶体管中对应的一个晶体管排列在漏极线的另一侧。其中，在漏极线的一侧的至少两个η型晶体管中每个晶体管与漏极线同侧的两个n型晶体管中的另一晶体管，通过至少两个p型晶体管中的ー个间隔开。此外，在漏极线的一侧的至少两个n型晶体管中每个晶体管、与漏极线同侧的两个n型晶体管中的另一晶体管和至少两个p型晶体管中的ー个间隔开。
在附图的图案中，通过列举示例并且不进行限制的方式示出了一个或者多个实施 例，其中具有相同參考标号的元件代表所有相同的元件，并且其中图I是根据实施例的半导体芯片的驱动电路的闻阶不意图；图2是对应于根据图I中的驱动电路的实施例的布局的布局图；图3是沿着图2中的线A-A’的横截面；图4是表示图2所示的布局中将驱动器连接到接合焊盘的导线中的电流与时间的函数关系图； 图5是对应于根据图I中的驱动电路的实施例的布局的布局图；图6是驱动半导体芯片的漏极线的方法的流程图。
具体实施例方式图I是根据实施例的驱动电路100的高阶示意图。驱动电路100包括与n型驱动器104串联连接的p型驱动器102。p型驱动器102具有栅极106、与正电源线110相连接的源极108、以及与n型驱动器104的漏极116连接的漏极112。栅极106与第一输入线118相连接，且漏极112连接到节点113，在一些实施例中，该节点113连接到接合焊盘126，该接合焊盘126转而接合到硅芯片的外接导线128，该硅芯片上形成有驱动器。n型驱动器104具有栅极118、和源极122，该源极122与地电位124相连接。栅极118与第二输入线120相连接，且漏极116连接到节点113，从而通过漏极112连接到p型驱动器102。在运行中，第一输入线118上的信号和第二输入线120上的信号使得对应的p型驱动器102或者n型驱动器104将节点113连接到接地电カ线124或者正电カ线110。电流可以流到接地电カ线124或者从正电カ线110流出，该接地电カ线124或者正电カ线110连接到接线焊盘，从而对节点113、接合焊盘126和连接到接合焊盘126的外接导线128充电或者放电。这样，接合焊盘126和连接到该接合焊盘的外接导线128在接地电カ线124上的地电压(低输出状态电压)和正电カ线110上的正电源电压(高输出状态电压)之间转换。图2是对应于根据图I中的驱动电路的实施例的布局200的布局示意图。驱动器电路布局200包括p型MOS晶体管模块210，该p型MOS晶体管模块210包括p型MOS晶体管215。多个p型MOS晶体管模块210共同形成p型驱动器102 (图I)。驱动器电路布局200进ー步包括n型MOS晶体管模块220，该n型MOS晶体管模块220包括n型MOS晶体管225。多个n型MOS晶体管模块220的模块共同形成n型驱动器104 (图I)。每个p型MOS晶体管模块210都包括栅极230和共享源极区域240，多个栅极230共同形成栅极106 (图I)，多个共享源极区域240共同形成源极108 (图I)，该共享源极区域连接到正电カ线110(图I)，该栅极连接到第一输入线118 (图I)。
每个η型MOS晶体管模 块220都包括栅极250和共享源极区域260，该栅极250共同形成栅极118(图I)，且该共享源极区域260共同形成源极122 (图I)，该源极区域连接到接地电力线124 (图I)，该栅极连接到第二输入线120 (图I)。η型MOS晶体管225的共享漏极区域265和ρ型MOS晶体管215的共享漏极区域 262连接到漏极线270的部分，该漏极线270的部分形成在共享漏极区域262、265上方。连接到共享漏极区域262、265的漏极线270的部分从漏极线270的主体部分延伸出来。漏极线270连接到接合焊盘线280。每条漏极线270的一侧都具有P型MOS晶体管模块210，另一侧都具有η型MOS晶体管模块220，每个ρ型MOS晶体管215都与漏极线270另一侧上直接相对的一个η型MOS晶体管225配对。在运行中，当ρ型MOS晶体管模块210导通时，沿着漏极线270流动的电流ID是正的，从而将接合焊盘线280充电到正电力线110上的正电源电压。当η型MOS晶体管220 导通时，沿着漏极线270流动的电流ID是负的，从而将接合焊盘线280放电到接地电力线 124上的地电压。在漏极线270上的任意点上，时间平均电流大约为零，这是因为如果P型 MOS晶体管模块210导通，则电流ID在一个方向上流动，而如果η型MOS晶体管模块220导通，则电流ID在相反方向上流动。 为了进一步将电迁移最小化，在至少一个实施例中，ρ型MOS晶体管215和η型MOS 晶体管225具有相似的导通电阻(导通电阻是当MOS晶体管导通时的电阻)，这是因为两个方向上的驱动电流的波形随着时间的推移基本相同。因此，原子/离子沿着导线在每个方向上的迁移基本相同。图3是沿着图2中的线Α-Α’的横截面。在图3中，示出了未在图2中示出的金属层M2-金属层Μ4。驱动器电路布局200形成于基板305上。基板305是适合于制造半导体器件的任意基板，例如硅，以及，在一些实施例中，包括诸如锗和碳的其他元素半导体材料的硅。在一些实施例中，基板305还包括化合物半导体，比如碳化硅、砷化镓、砷化铟和磷化铟。在一些实施例中，基板305包括合金半导体，比如硅锗、硅锗碳化物、磷砷化镓、和磷化铟镓。在一些实施例中，基板305包含P+型硅。在一些实施例中，基板305进一步包括各种P型掺杂区域和/或η型掺杂区域。在一些实施例中，基板305包括隔离器件(未示出)，从而将形成在基板305中的不同器件间隔开。η型晶体管和ρ型晶体管的源极260、240、以及漏极265和漏极262 (在图3中未示出)由基板305的ρ型掺杂和η型掺杂形成。η型晶体管和ρ型晶体管的栅极250、230 (在图3中未示出)形成在基板305上方。金属层Μ1-Μ4和层间介电层340 —同限定了多层结构，在该多层结构中形成了漏极线270、通孔和/或插头(plug) 310、正电源线320、和接地电源线330。金属层M1-M4形成在基板305和栅极230、250上方。通孔和/或插头310形成为穿过层间介电层340，从而将金属层M1-M4以及源极240、260、漏极262、265和栅极230、 250中的金属相连接。对应于正电力线110的漏极线270、通孔和/或插头310、正电源线320以及对应于接地电力线124的接地电源线330由诸如铝、铜、钨、钛、氮化钛、钽、氮化钽、金属硅化物或者上述的组合的金属形成。上述元件通过诸如物理气相沉积(或者溅射)、化学气相沉积 (CVD)、或者上述的组合的工艺形成。其他可以利用用于其他制造技术来形成漏极线270、通孔和/或插头310、正电源线320，的制造技术包括光刻加工和蚀刻热退火，以形成金属硅化物。在一些实施例中，使用了铜多层互连，该铜多层互连包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或者上述的组合。在一些实施例中，使用了铜多层互连，该铜多层互连通过诸如包括CVD、溅射、电镀、或者其他适当エ艺的技术形成。而且，在一些实施例中，多层互连中所使用的金属硅化物包括镍硅化镍物、钴硅化钴物、钨硅化钨物、钽硅化钽物、钛硅化钛物、钼硅化钼物、铒硅化铒物、钯硅化钯物、或者上述的组合。层间介电材料340包括，例如，ニ氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、氟掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、BLACK DIAMOND (可向AppliedMaterials of Santa C lara, California 购买)、Xerogel (干凝胶)、Aerogel (气凝胶)、非晶氟化碳、Parylene (聚对ニ甲苯)、BCB (双苯环丁烯)、SILK (可向Dow Chemical ofMidland, Michigan购买)、聚酰亚胺、和/或其他适当材料。在一些实施例中，层间介电层340通过诸如旋转涂布(spin-on)、CVD、派射、或者其他适当エ艺技术形成。在一些实施例中，通过包括诸如双镶嵌加工或者单镶嵌加工的镶嵌エ艺的组合エ艺形成金属层M1-M4。金属层M2-M4通过插头或者通孔310连接到源极240、260。通过增加正电源线320和接地电源线330的横截面面积，使得正电源线320和接地电源线330中的电流密度能够保持在电迁移限度以下。在一些实施例中，利用所有金属层来形成正电源线320和接地电源线330。在其他实施例中，利用能够应用到本发明的实施例的金属层的组合来形成正电源线320和接地电源线330。图4是漏极线270(图2)的近似电流与时间的关系的曲线图400，其中，该漏极线270连接到接合焊盘线280。X轴410代表了时间推移，且y轴420代表了漏极线270中的电流。波形430代表了当接线焊盘280的电压从地电位转换到正电源电压时，以及当接线焊盘的电压从正电源电压再次转换回地电位时，流过漏极线270的电流。如图3，为了对接线焊盘280充电，一旦接线焊盘280和随后的(subsequent)导线被充电，电流急剧上升到峰值Itl,然后急剧下降回零。为了对接线焊盘280放电，一旦接线焊盘280和随后的导线被放电，电流急剧下降到负峰值-Itl,然后急剧上升回零。如果充电峰值的宽度为tD，则每次充电和放电之间的时间为T，电流波形在形状上近似为三角形，时间平均电流Iavg大约为0，这是因为，在时间段T中，电流在两个方向上流动，如等式(I)所示。
刚んニ0… ⑴因为图2的漏极线270中的平均电流接近于零，所以漏极线270所需要的横截面面积大大小于如果电流只在ー个方向上流过漏极线270所需要的横截面积。漏极线270为了承受由于电流流动所产生的欧姆加热而扩散在导线中的能量，就要有足够大的横截面面积。在导线中扩散的欧姆能量与均方根(RMS)电流成比例。对于波形430，在等式⑵中给出的RMS电流是2/ハ/fD沐。针对双向电流产生的欧姆加热的设计规则允许RMS电流密度比由于电迁移而在125°C的芯片温度下所允许的最大单向电流的RMS电流密度的10倍还要大。
权利要求
1.一种用于半导体芯片的驱动器，包括 漏极线，具有第一端和第二端； 至少两个η型晶体管，每个所述η型晶体管都包括 源极，连接到第一电源线； 栅极，连接到第一输入线，以及 漏极，直接连接到所述漏极线；以及 至少两个P型晶体管，每个所述P型晶体管都包括 源极，连接到第二电源线； 栅极，连接到第二输入线，以及 漏极，直接连接到所述漏极线； 在所述漏极线的所述第一端和所述第二端之间的整个距离上，直接连接到所述漏极线的所述η型晶体管的数量与直接连接到所述漏极线的P型晶体管的数量的差小于2。
2.根据权利要求I所述的用于半导体芯片的驱动器，在所述漏极线的所述第一端和所述第二段之间的整个距离上，连接到所述漏极线的所述η型晶体管的数量与连接到所述漏极线的P型晶体管的数量的差小于I。
3.根据权利要求I所述的用于半导体芯片的驱动器，所述至少两个η型晶体管排列在所述漏极线的一侧，所述至少两个P型晶体管排列在所述漏极线的另一侧。
4.根据权利要求I所述的用于半导体芯片的驱动器，所述至少两个η型晶体管中的每一个都排列在所述漏极线的一侧，所述至少两个P型晶体管中对应的一个排列在所述漏极线的另一侧。
5.根据权利要求4所述的用于半导体芯片的驱动器， 位于所述漏极线一侧的所述至少两个η型晶体管中的一个与另一个η型晶体管隔开，所述另一个η型晶体管与所述至少两个P型晶体管中的一个处于所述漏极线的同侧。
6.根据权利要求I所述的用于半导体芯片的驱动器，所述至少两个P型晶体管中每一个的导通电阻与所述至少两个η型晶体管中每一个的导通电阻基本相同。
7.根据权利要求I所述的用于半导体芯片的驱动器，所述至少两个η型晶体管的源极通过一个以上的金属层连接到所述第一电源线。
8.根据权利要求I所述的用于半导体芯片的驱动器，所述至少两个P型晶体管的源极通过一个以上的金属层连接到所述第二电源线。
9.一种用于半导体芯片的驱动器，包括 漏极线； 第一行的至少两个晶体管，位于所述漏极线的一侧，所述第一行的晶体管的漏极直接连接到所述漏极线，并且沿着所述漏极线位于均匀地彼此隔开的位置上，所述第一行中的晶体管包括η型晶体管或P型晶体管中的至少一种；以及 第二行的至少两个晶体管，位于所述漏极线的另一侧，并且沿着所述漏极线位于均匀地彼此隔开的位置上，所述第二行的晶体管的所述漏极直接连接到所述漏极线，所述第二行中的晶体管包括η型晶体管或P型晶体管中的至少一种； 所述第一行和所述第二行中的每个η型晶体管与所述第一行或者所述第二行中的一个P型晶体管配成对，均匀地彼此隔开设置的不多于两个P型晶体管与一个η型晶体管拆开。
10.一种布局半导体芯片的驱动器的方法,包括 将第一信号连接到至少两个η型晶体管的栅极； 将所述至少两个η型晶体管的漏极直接连接到漏极线； 将第二信号连接到至少两个P型晶体管的栅极； 将所述至少两个P型晶体管的漏极直接连接到所述漏极线； 将所述至少两个η型晶体管和所述至少两个P型晶体管连接到沿着所述漏极线的位置上，从而使得在沿着所述漏极线的任意点上的时间平均电流基本为零。
全文摘要
一种用于半导体芯片的驱动器，该驱动器包括具有第一端和第二端的漏极线、带有源极、栅极和漏极的n型晶体管和p型晶体管。p型晶体管的源极连接到正电源线，n型晶体管的源极连接到接地电源线。p型晶体管的栅极和n型晶体管的栅极分别连接到第一输入信号和第二输入信号。p型晶体管和n型晶体管的漏极连接到漏极线。p型晶体管和n型晶体管排列为使得极线的第一端和第二端之间的整个距离上，连接到漏极线的n型晶体管的数量与连接到漏极线的p型晶体管的数量的差小于2。
文档编号H03K19/094GK102624377SQ20121000819
公开日2012年8月1日 申请日期2012年1月10日 优先权日2011年1月10日
发明者姜仁正, 彭永州 申请人:台湾积体电路制造股份有限公司