专利名称：轨对轨输入范围的分布式采样保持电路的制作方法
技术领域：
本发明属于电子领域，涉及ー种广泛应用于折叠内插型ADC (模数转换器)的采样保持电路，具体涉及ー种采用新颖的预放大器结构来实现轨对轨输入范围的分布式采样保持电路。
背景技术：
采样保持电路是高速ADC的关键模块。用于折叠内插ADC的采样保持电路有单个采样保持电路和分布式采样保持电路两种，分布式采样保持电路的提出缓解了 ADC对采样保持电路在整个输入范围内都需要保持线性度的要求，在文献[I]Venes AGff, van de Plassche RJ. An 80-MHz,80_mW,8_b CMOS folding A/D converter with distributed track-and-hold preprocessing[J]. IEEE Journal of Solid-State Circuits,1996, 31(12) :1846-1853中首次提出，获得了系统的整体优化，此后该技术被广泛用于折叠内插 ADC 中。CMOSエ艺中，典型的分布式采样保持电路由一系列并行的作为输入增益级的预放大器和由MOS开关和保持电容组成的简单结构的采样保持电路(TH)组成，预放大级把满量程输入范围FS分成许多等间距的子区间，单个TH仅仅需要在它所负责的子区间保持线性度的要求，在一定程度上放宽了电路的性能要求。同时，由于前端的预放大电路提供的放大倍数(一般在2 4倍)，时钟馈通、电荷注入和建立特性等引入的动态误差相比单个TH 有所减小。然而，ADC的输入电容随着子区间个数的增加而增加，这使得速度与ADC的输入范围及相应的每个子TH负责的线性区范围之间存在折衷关系。分布式采样保持电路一般采用开环采样保持结构来获得面积和功耗上的优势，由于开环低増益的预放大器的增益带宽积的限制决定了増益与带宽之间存在折衷，増益的提高是以牺牲ADC的转换速率为代价的。CMOSエ艺中，不同エ艺角的阈值电压Vth的偏差及存在的衬偏效应直接限制了预放大器能处理的输入范围。因此，分布式采样保持电路中的预放大器的増益、带宽、非线性传输特性、随机失调电压及输入范围成为ADC性能的最終限制因素。为了解决分布式采样保持电路中的上述问题，文献[I]采用增大输入差分对的尺寸，減少失调电压、改善非线性传输特性、以及扩展输入范围，但以増加功耗和寄生电容为代价，进而降低预放大器的带宽，限制了 ADC的转换速率。文献[2]R Taft, C Menkus, MR Tursi, et al. A I. 8V I.6GS/s 8b Self-Calibrating Folding ADC with 7.26EN0B at Nyquist Frequency[C]. ISSCC2004, San Francisco, CA, United states High-Speed A/ D Converters, 2004 :14. I采用平均技术，在不增加器件尺寸的前提下能有效的平滑失配引入的随机失调，实现了速度、増益、面积和功耗的优化设计，然而，采用传统的预放大器结构的分布式采样保持电路不能解决输入范围的限制问题，特别是当采用平均技术时，需采用増加伪预放大器来抑制边界效应实现平均网络的优化设计，为避免由此引起的ADC能分辨的输入范围的降低，对预放大器能处理的输入范围提出了更苛刻的要求，为此在传统分布式采样保持电路中，采用现有技术来提高其性能都会带来面积和功耗的增加、转换速率的降低、或者以输入范围和共模抑制能力的限制为代价。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种不增加功耗和面积的前提下，实现轨对轨输入范围和共模抑制性能好的高速高精度的分布式采样保持电路。为达到以上目的，本发明是采取如下技术方案予以实现的本发明的轨对轨输入范围的分布式采样保持电路结构如图I所示，包括轨对轨差分微分预放大器(DDPA)阵列、电阻平均网络、简单采样保持阵列和电容平均网络。 所述轨对轨差分微分预放大器(DDPA)阵列包括2NT+1个相同的DDPA，差分输入信号 vin+，vin_分别输入到DDPA阵列的同相输入端(输入用‘ + ’表示的端ロ)，等间距的差分參考电压 +NtVk，-NtVe, . . .，+KVe, -KVe, . . .，0，0，. . .，-KVe, +KVe, . . .，-NtVe, +NtVe 分别输入到DDPA阵列的反相输入端(输入用表示的端ロ)。DDPA阵列在其最大的输入范围FSm内通过检测差分输入信号与差分參考电压的差，实现把输入范围FSm分成2Nt+1个子区间，其中有效的2NE+1个DDPA跨越实际的输入满量程范围FS，其余为冗余DDPA，用于解决边界效应，可见各个DDPA的线性区只有FS的1/2Ne+1。轨对轨差分微分预放大器(DDPA)阵列输出到所述的电阻平均网络和简单TH阵列。所述电阻平均网络由电阻R1 把2NT+1个DDPA的输出连接起来，在网络的终端与地之间接等效电阻！^，使这个网络类似空间不变的无限传输网络，保证空间各个节点的脉冲响应一致。电阻平均网络起到了平滑DDPA阵列中的随机偏差的作用。所述轨对轨DDPA阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单TH阵列。所述简单TH阵列包括2Nt+1 个相同的简单TH，每个简单TH由简单开关SWh(M0S开关或CMOS开关组成)和采样电容Ch组成，对DDPA阵列的输出进行采样和保持。所述电容平均网络由在相邻简单TH的输出端连接的串联电容C1和网络的终端与地之间接等效电容Crai组成，起到抑制简单开关存在的由电荷注入、时钟馈通、时钟信号抖动等引入的开关噪声。所述简单TH阵列的输出即为本发明轨对轨输入范围的分布式米样保持的输出信号，...，
^ out[K]+-,VoutlK]-， ...， VOut
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-， ...， ^ out[-K]+ , ^ out[-K]-， ...， ^ out[-Nr ]+ > ^ out[-Nr ]- °上述技术方案中，所述差分微分预放大器(DDPA)的结构如图2所示，包括输入级、 电流求和级和电流-电压转换的输出级。输入信号为差分输入信号vin+,vin_和差分參考电压v,ef+，Vref_,分别对应轨对轨输入范围的分布式TH中的轨对轨差分微分预放大器阵列的同相和反相输入端。所述输入级包括两对轨对轨差分对，每对轨对轨差分对都由匪OS和PMOS 差分对组成代替传统DDPA的每个输入差分对，它们共同实现轨对轨的输入范围。其中ー对轨对轨差分对包含NMOS管M1和M2组成的NMOS差分对以及PMOS管Mui和M2a组成的PMOS 差分对，输入信号Vin+输入到M1和Mui的栅极，差分參考电压Vref+输入到M2和M2a的栅极； M1和M2的源极连到节点Ii1, Mia和M2a的源极连到节点n3 和M2的漏极分别连到节点n5 和n6输入到所述电流求和级,Mui和M2J的漏极分别连到节点n7和n8输入到所述电流求和级。为了提高相邻DDPA的尾电流的匹配和提高共模到差模的抑制能力，NMOS和PMOS差分对的尾电流分别采用NMOS管M5和M6组成的共源共栅电流源IN, n和PMOS管M7a和M8a组成的共源共栅电流源ら^提供相应的尾电流’它们的栅极分别连到偏置电压^^^か、 上。而另ー对轨对轨差分对包含NMOS管M3和M4组成的NMOS差分对以及PMOS管M3a和M4,!组成的PMOS差分对，输入信号Vin_输入到M4和M4il的栅极，差分參考电压VMf_输入到M3 和M3jl的栅极；M3和M4的源极连到节点n4,M3jl和M4a的源极连到节点n2 ；M3和M4的漏极分别连到节点H7和H8输入到所述电流求和级，M3a和M4il的漏极分别连到节点n5和n6输入到所述电流求和级。同样，NMOS和PMOS差分对的尾电流分别采用NMOS管M5il和M6il组成的共源共栅电流源IN, p和PMOS管M7和M8组成的共源共栅电流源Ip, p提供相应的尾电流， 它们的栅极分别连到偏置电压Vb(l、Vbl、Vb2、Vb3上。所述电流求和级包括分别由NMOS管M11 和M12以及M13和M14组成的电流镜，ニ极管连接的NMOS管M9和Mltl。其中电流镜的M12和M13 与节点n7和n8相连，M9和M11的漏极连到节点n6，M10和M14的漏极连到节点n5，且节点n5和 n6连接到所述电流到电压转换的输出级的PMOS管M19和M20的栅极。所述电流到电压转换的输出级包括输入对管M19和M20, ニ极管连接的负载管M15和M18,交叉耦合连接的负载管M16 和M17,实现电流到电压的转换，输出电压Vtjutn连到M19、M15和M17的漏极，输出电压V_连到 M2Q、M16和M18的漏极。发明的效果为了说明本发明的效果，采用0. 18um(1.8V电源电压)混合信号エ艺库，设计满足10位250MS/s折叠插值ADC需要的分布式采样保持电路，要求0. 9V共模下处理IVpp差分信号，直流增益大于2，3dB带宽大于700MHz，等效输入失调小于1LSB。为满足上述实施例的分布式采样保持电路的性能要求，采用本发明的结构(如图I和图2)进行优化设计(參见具体实施方式
)，确定本发明的轨对轨输入范围的分布式采样保持电路由45个 DDPA (Nt = 22)组成，则其最大输入范围FSm需要满足的最低共模电平为0. 55625V，最高为
I.24375V，有效输入范围内的32个预放大电路的差分输入对管的最低共模电平为0. 65V, 最高为I. 15V。采用仿真工具Cadence Spectre进行整体性能模拟验证。在最差情况(SS エ艺角)下，留给两对轨对轨差分对中的NMOS差分对尾电流和输入对管的过驱动电压总和约为343mV，而留给PMOS差分尾电流和输入对管的过驱动电压总和约为403mV。这样，由于NMOS输入对管的过驱动电压可提高6倍，则相应的输入对管的宽长比可减小为原来的 1/36，则相对于传统的分布式采样保持中的差分对管的宽长比将降低到原来的5/36。因此输入输出电容都减小了，提高了预放大器的带宽和转换速率。本发明不仅解决了采用传统分布式采样保持结构不能实现本实施例的输入范围的要求，还由于尾电流源管的过驱动电压有足够的裕度，四个尾电流源采用了共源共栅结构，提高了共模抑制比，使得在整个有效输入范围内，输出共模变化小于2mV (传统DDPA结构约为50mV)。在TTエ艺角下，图3为包含32个有效输入范围内的36个差分微分预放大器 (DDPA)的输入输出关系的直流扫描特性曲线。从图中可以看出，分布式预放大器线性区范围是土 147mV，在整个输入摆幅范围-0. 5V +0. 5V的范围内，输出共模电平漂移在I. 9mV 内，具有很好的共模抑制特性。在五个典型エ艺角下，图4分别给出了位于输入有效范围FS 的中间和边界处的差分微分预放大器(DDPA)的交流特性仿真結果。从图中可以看出，由于本发明提出结构的共模抑制能力強，因此在边界和中间位置的増益均为2. 5倍，对于各种 エ艺角带宽均达到了 1.9GHz以上，且所设计的单个分布式采样保持电路的功耗为3. 22mff0 本发明轨对轨输入范围的分布式采样保持电路的性能參数汇总如表I。表I本发明轨对轨输入范围的分布式采样保持电路的性能
权利要求
1.轨对轨输入范围的分布式采样保持电路，其特征在干包括轨对轨差分微分预放大器阵列、电阻平均网络、简单采样保持阵列和电容平均网络；所述轨对轨差分微分预放大器阵列包括2NT+1个相同的轨对轨差分微分预放大器，差分输入信号vin+，vin_分别输入到轨对轨差分微分预放大器阵列的同相输入端，等间距的差分參考电压 +NtVk，-NtVe, . . .，+KVe, -KVe, . . .，0，0，. . .，-KVe, +KVe, . . .，-NtVe, +NtVe 分别输入到轨对轨差分微分预放大器阵列的反相输入端；所述轨对轨差分微分预放大器阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单TH阵列。
2.如权利要求I所述轨对轨输入范围的分布式采样保持电路，其特征在于所述轨对轨差分微分预放大器阵列在其最大的输入范围FSm内通过检测差分输入信号与差分參考电压的差，实现把输入范围FSm分成2Nt+1个子区间，其中有效的2Ne+1个轨对轨差分微分预放大器跨越实际的输入满量程范围FS，其余为冗余轨对轨差分微分预放大器，用于解决边界效应，各个轨对轨差分微分预放大器的线性区只有FS的1/2Ne+1 ;轨对轨差分微分预放大器阵列输出到所述的电阻平均网络和简单TH阵列。
3.如权利要求I所述轨对轨输入范围的分布式采样保持电路，其特征在于所述电阻平均网络由电阻R1把2Nt+1个轨对轨差分微分预放大器的输出连接起来，在网络的終端与地之间接等效电阻！^，使这个网络类似空间不变的无限传输网络，保证空间各个节点的脉冲响应一致；电阻平均网络起到了平滑轨对轨差分微分预放大器阵列中的随机偏差的作用。
4.如权利要求I所述轨对轨输入范围的分布式采样保持电路，其特征在于所述简单TH阵列包括2Nt+1个相同的简单TH，每个简单TH由简单开关 SWh和采样电容Ch组成，简单开关SWh由MOS开关或CMOS开关组成，对轨对轨差分微分预放大器阵列的输出进行采样和保持。所述电容平均网络由在相邻简单TH的输出端连接的串联电容C1和网络的终端与地之间接等效电容C^1组成， 起到抑制简单开关存在的由电荷注入、时钟馈通、时钟信号抖动等引入的开关噪声。所述简单TH阵列的输出即为本发明轨对轨输入范围的分布式采样保持的输出 イ曰 V0ut[Nr ]+ 5 ^ out[Nr ]- . . . ， y out[K]+, ^ out[K]- ， . . . ， J' out
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-， ...，out[-K]+ , ^ out[-K]-， ...， Pow 汀—脚]+，^7O如[―脚ト。
5.如权利要求I所述轨对轨输入范围的分布式采样保持电路，其特征在于所述差分微分预放大器包括输入级、电流求和级和电流-电压转换的输出级；输入信号为差分输入信号vin+, Vin_和差分參考电压Vmf+, vraf_,分别对应轨对轨输入范围的分布式 TH中的轨对轨差分微分预放大器阵列的同相和反相输入端。所述输入级包括两对轨对轨差分对，每对轨对轨差分对都由NMOS和PMOS差分对组成代替传统轨对轨差分微分预放大器的每个输入差分对，它们共同实现轨对轨的输入范围；其中ー对轨对轨差分对包含NMOS 管M1和M2组成的NMOS差分对以及PMOS管Mia和M2a组成的PMOS差分对，输入信号Vin+输入到M1和Mia的栅极，差分參考电压Vr6f+输入到M2和M2il的栅极W1和M2的源极连到节点 n1； Mljl和M2a的源极连到节点n3 和M2的漏极分别连到节点n5和n6输入到所述电流求和级，Mia和M2a的漏极分别连到节点n7和n8输入到所述电流求和级。
6.如权利要求5所述轨对轨输入范围的分布式采样保持电路，其特征在于NM0S和 PMOS差分对的尾电流分别采用NMOS管M5和M6组成的共源共栅电流源IN, n和PMOS管M7,!和M8il组成的共源共栅电流源Ip,N提供相应的尾电流，它们的栅极分别连到偏置电压\0、 VbI>Vb2,Vb3i ;而另ー对轨对轨差分对包含NMOS管M3和M4组成的NMOS差分对以及PMOS管 M3jl和M4a组成的PMOS差分对，输入信号Vin_输入到M4和M4il的栅极，差分參考电压VMf_输入到M3和M3il的栅极；M3和M4的源极连到节点n4，M3a和M4il的源极连到节点n2 ；M3和M4 的漏极分别连到节点H7和％输入到所述电流求和级，M3il和M4a的漏极分别连到节点n5和 n6输入到所述电流求和级；同样，NMOS和PMOS差分对的尾电流分别采用NMOS管M5a和M6, !组成的共源共栅电流源IN, p和PMOS管M7和M8组成的共源共栅电流源Ip, p提供相应的尾电流，它们的栅极分别连到偏置电压\0、Vbl, Vb2, Vb3上；所述电流求和级包括分别由NMOS 管M11和M12以及M13和M14组成的电流镜，ニ极管连接的NMOS管M9和Mltl ;其中电流镜的M12 和M13与节点n7和n8相连，M9和M11的漏极连到节点n6，M10和M14的漏极连到节点n5，且节点n5和n6连接到所述电流到电压转换的输出级的PMOS管M19和M20的栅极；所述电流到电压转换的输出级包括输入对管M19和M20, ニ极管连接的负载管M15和M18,交叉耦合连接的负载管M16和M17,实现电流到电压的转换，输出电压Vwtn连到M19、M15和M17的漏极，输出电压 Voutp连到M2(i、M16和M18的漏极。
全文摘要
本发明公开了一种轨对轨输入范围的分布式采样保持电路，包括轨对轨差分微分预放大器阵列、电阻平均网络、简单采样保持阵列和电容平均网络；所述轨对轨差分微分预放大器阵列包括2NT+1个相同的轨对轨差分微分预放大器，差分输入信号vun+，vin-分别输入到轨对轨差分微分预放大器阵列的同相输入端，等间距的差分参考电压+NTVR，-NTVR，...，+KVR，-KVR，...，0，0，...，-KVR，+KVR，...，-NTVR，+NTVR分别输入到轨对轨差分微分预放大器阵列的反相输入端；所述轨对轨差分微分预放大器阵列的输出与所述电阻平均网络的电阻直接相连的节点连在一起输入到所述简单TH阵列。本发明实现了轨对轨输入范围和共模抑制性能好的高速高精度的分布式采样保持电路。
文档编号H03M1/54GK102611451SQ20121006876
公开日2012年7月25日 申请日期2012年3月15日 优先权日2012年3月15日
发明者张春茗, 邵志标 申请人:西安交通大学