专利名称：时钟同步方法、装置及具有该装置的射频芯片电路的制作方法
技术领域：
本发明属于数字电路技术领域，尤其涉及ー种时钟同步方法、装置及具有该装置的射频芯片电路。
背景技术：
射频芯片尤其是无线射频收发芯片，在工作过程中需要接收和发送数据，其中，发送数据时需要接收基带芯片的时钟和数据。
现有技术中，射频芯片内部的工作时钟都利用外部芯片的时钟信号提供。主要包括两种方式第一种方式为直接利用外部芯片的外部时钟作为射频芯片的内部工作时钟。但是采用该种方法存在以下缺点，其一，当外部时钟和数据在接ロ处的延时不同，无法同歩，则会破坏时钟沿和数据的相位关系，从而造成射频芯片无法正确接收数据；其ニ，当外部时钟驱动能力可能不够时，若增加驱动缓冲，可能会破坏原时钟和数据的同步关系，同样会造成射频芯片无法正确接收数据；其三，该外部时钟的工作状态一直处于输入状态，当射频芯片不工作时，不能屏蔽该外部时钟，増加了射频芯片的功耗。第二种方式为采用FIF0(First In First Out，先进先出数据缓存器)进行数据握手的方式发送数据。但是采用该种方式仍然存在以下缺点，其一，FIFO装置面积较大，占用射频芯片面积较多；其ニ，该种方式同样必须利用外部时钟作为射频芯片的内部工作时钟，当外部时钟出现上述第一种方式中的问题时，同样无法使射频芯片正确接收数据。由上述可知，现有技术中的两种方式都必须采用外部芯片的时钟信号给射频芯片提供工作时钟，总的来说存在依赖性强、成本高且浪费功耗的缺点。尤其是当外部芯片不提供时钟时，射频芯片则无法正常工作。
发明内容
有鉴于此，本发明的目的在于提供ー种时钟同步方法、装置及具有该装置的射频芯片电路，以克服现有技术中存在的依赖性强、成本高且浪费功耗的问题。一种时钟同步的方法，包括当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位,生成第一同步时钟作为所需的同步时钟输出；在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出；如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。优选地，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值；在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出；其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。优选地，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿；获取所述PLL电路产生高频时钟时的目标频率周期；在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟；将所述第三同步时钟作为所需同步时钟输出；其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。优选地，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括获取所述PLL产生高频时钟时的目标频率周期；在所述目标频率周期数值的基础上，増加相位值调整相位，得到第一同步时钟；将所述第一同步时钟作为所需同步时钟输出。优选地，所述PLL电路生成的高频时钟，其频率高于所需同步时钟N倍的时钟；其中，N大于或等于3;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。ー种时钟同步装置，包括带相位处理的计数器，与所述带相位处理的计数器连接的循环计数器，以及连接所述带相位处理的计数器和所述循环计数器的锁相环PLL电路；所述PLL电路，用于产生高频时钟；所述循环计数器，用于将接收的所述PLL电路产生的高频时钟进行分频，生成内部时钟；并向带相位处理的计数器提供内部时钟的相位计数值；所述带相位处理的计数器，用于当射频芯片处于复位状态或相应模块处于非工作状态时，停止工作；当接收到启动工作的信号吋，对接收的锁相环PLL电路生成的高频时钟进行分频，初始相位可调，生成第一同步时钟作为所需的同步时钟输出；以及在工作过程中实时判断是否接收到内部时钟同步脉冲；
如果是，则以内部时钟的上升沿为基准进行相位调整，生成以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出；如果否，再判断是否接收到外部时钟同步脉冲，如果是，则依据检测到的外部时钟的上升沿进行相位调整，生成以所述外部时钟的上升沿为基准调整的第三同步时钟作为所需同步时钟输出。优选地，当所述带相位处理的计数器接收到内部时钟同步脉冲时所述带相位处理的计数器，用于接收循环计数器发送的内部时钟的当前计数值，在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，将得到以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出；
其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。优选地，当所述带相位处理的计数器接收到外部时钟同步脉冲时所述带相位处理的计数器，用于获取所述PLL电路产生高频时钟时的目标频率周期；在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，将得到的以所述外部时钟上升沿为基准调整的第三同步时钟作为所需同步时钟输出；其中，所述外部时钟的上升沿信息经由边沿检测同步器获取；所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4 ；或者，将所述第二同步时钟延迟ー拍后作为所需同步时钟输出。优选地，所述PLL电路生成的高频时钟，其为频率高于所需同步时钟N倍的时钟；其中，N大于或等于3;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。一种射频芯片电路，包括时钟同步装置和边沿检测同步器；所述时钟同步装置为上述公开的任意ー项时钟同步装置；所述边沿检测同步器，用于当进行外部时钟同步时，检测外部时钟的上升沿，进而生成外部时钟同步脉冲；当进行内部时钟同步时，检测内部时钟的上升沿，进而生成内部时钟同步脉冲。由于本发明实施例提供了ー种时钟同步方法、装置及具有该装置的射频芯片电路。本发明通过在射频芯片复位或相应模块不工作的情况下，使带相位处理的计数器清零即停止工作，生成同步时钟信号为O电平以降低射频芯片的功耗；生成同步时钟信号在接收到内部时钟同步脉冲时,其相位可根据内部时钟上升沿调整；该同步时钟在接收到外部时钟同步脉冲时，其相位可根据外部时钟上升沿调整；同时，在未接收到内部时钟同步脉冲和外部时钟同步脉冲的情况下，即不依赖内部，也不依赖外部參考时钟的情况下，可通过复用PLL电路使带相位处理的计数器生成相位可调的生成同步时钟信号。相位可调确保了时钟沿和数据的相位关系，使射频芯片可以正确接收需发射的数据，通过上述本发明公开的方法能够实现低依赖性、低成本且低功耗的目的。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是本发明公开的ー种时钟同步装置的结构示意图；图2是本发明公开的边沿检测同步器的结构示意图；图3是本发明公开的ー种时钟同步的方法流程图。
具体实施例方式本发明实施例提供的ー种时钟同步方法、装置及具有该装置的射频芯片电路，通过针对接收到内部时钟同步脉冲，或者针对接收到外部时钟同步脉冲，或者针对未接收到内部时钟同步脉冲和外部时钟同步脉冲的情况下,根据具体情况调整相位生成所需同步时钟，能够实现低依赖性、低成本且低功耗的目的。为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。实施例一如图I所示，为本发明该实施例公开的ー种时钟同步装置，主要包括PLL(锁相环)电路11、循环计数器12和带相位处理的计数器13。其中，循环计数器12与带相位处理的计数器13之间连接；PLL电路11同时连接循环计数器12和带相位处理的计数器13。该PLL电路11，用于产生高频时钟H_clk。该循环计数器12，用于将接收的PLL电路产生的高频时钟H_clk进行分频，生成内部时钟M_clk。该循环计数器12对应该内部时钟的计数值可以作为带相位处理的计数器13进行内部时钟同步的基准相位。另外,该内部时钟M_cIk的频率可以作为高频时钟H_elk的目标频率。该带相位处理的计数器13，用于当射频芯片处于复位状态或相应模块处于非工作状态时进行清零，即停止工作。上述的相应模块一般情况下指发射电路模块。(即内部时钟的相位值)当该带相位处理的计数器13接收到启动工作的信号时，该带相位处理的计数器13对接收到的PLL电路11生成的高频时钟H_clk进行分频，初始相位可调，生成第一同步时钟作为所需的同步时钟L_clk输出。在具体工作的过程中，实时判断该带相位处理的计数器是否接收到内部时钟同步脉冲，如果是，则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟L_clk输出。
如果否，则判断该带相位处理的计数器13是否接收到外部时钟同步脉冲，如果是，则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时—L_clk 输出。需要说明的是，上述PLL电路11生成的高频时钟H_c I k，其为频率高于所需同步时
—L_clkN倍的时钟；其中，N大于或等于3。或者，该PLL电路11产生的高频时钟H_clk的频率为所需同步时钟L_clk的频率的公倍数。针对上述带相位 处理的计数器13接收到内部时钟同步脉冲，或者针对接收到外部时钟同步脉冲，或者针对未接收到内部时钟同步脉冲和外部时钟同步脉冲的情况下，以下具体进行说明。其一，接收到内部时钟同步脉冲。本发明该实施例在基于公开的时钟同步装置进行时钟同步的过程中，当该带相位处理的计数器13接收到内部时钟同步脉冲时，该带相位处理的计数器13主要用于接收循环计数器12发送的内部时钟M_clk，实际上接收到的为内部时钟M_clk的当前计数值，即内部时钟的相位值，并在所述内部时钟相位值Mclk_cnt减去所需同步的两个时钟(这两个时钟实际上为同步过程中所需的高频时钟的数值)的基础上(Mclk_cnt-2)，增加相位值调整相位，将得到的以内部时钟上升沿为基准相位调整的第二同步时钟作为所需同步时钟L_elk输出。其中，增加的相位值可为正值或负值，最大值为PLL电路11产生高频时钟H_clk时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。例如，PLL电路11所产生的高频时钟H_clk的时钟频率为491. 52MHz，目标频率为
3.84MHz，则ー个目标频率周期中有128个PLL时钟周期，半个目标频率周期则为64，所需调整的相位数值最大可为正64或负64 (在进行循环计数的过程中利用最高位表示正负号)。其ニ，接收到外部时钟同步脉冲。当所述带相位处理的计数器13接收到外部时钟同步脉冲时,该带相位处理的计数器13主要用于获取PLL电路11产生高频时钟H_clk时的目标频率周期；在该目标频率周期数值减去同步过程中所需高频时钟的数值基础上，増加需要调整的相位值(offset_delay)调整相位，将得到的以所述外部时钟上升沿为基准调整的第三同步时钟作为所需同步时钟L_clk输出。其中，所述外部时钟的上升沿信息经由边沿检测同步器获取；所述目标频率周期为该PLL电路11产生的高频时钟频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟H_clk的数值为4。针对上述带相位处理的计数器13接收到外部时钟同步脉冲时进行外部时钟同步的过程，当PLL电路11所产生的高频时钟H_clk的时钟频率为491. 52MHz，目标频率为
3.84MHz，则ー个目标频率周期中有128个PLL时钟周期(表示为O 127)，半个目标频率周期则为64，所需调整的相位数值最大可为正64或负64 (在进行循环计数的过程中利用最高位表示正负号)。具体的相位调整为(127-4+0ffSet_delay)。如图2所示，为本发明实施例公开的边沿检测同步器的结构示意图，主要包括三个级联的D寄存器(D1、D2、D3)，一个非门Fl和一个与门Yl。具体结构为Dl、D2、D3依次通过同相输出端和D输入端进行级联，Dl的输入端输入所需检测的时钟G_clk，各个D寄存器的时钟输入端则分别输入H_clk ；D3的同相输出端通过非门Fl与与门Yl的ー输入端连接，该与门Yl的另ー个输入端则与级联的D寄存器的的第二级输出端连接，即与D2的同相输出端连接，最后通过该与门Yl的输出端输出G_clk_pos。其中，当当前所需检测的为外部时钟时，G_clk为外部时钟F_clk，最终输出的为G_clk_pos实际为F_clk_p0S ;当当前所需检测的为内部时钟吋，G_clk为内部时钟M_clk，最终输出的G_clk_pos实际为M_clk_pos该边沿检测同步器与上述本发明实施例公开的时钟同步装置可以同时设置于射频芯片电路中，其中时钟同步装置中的PLL电路和循环计数器采用复用的方式进行使用。在带相位处理的计数器13接收到外部时钟同步脉冲时进行外部时钟同步时，例如，PLL电路11生成的高速时钟H_clk，其频率为所需同步时钟L_clk*N，其中N大于3。当采用的高速时钟H_clk的频率为491. 52MHz时，此时，可选的同步时钟L_clk为满足LTE的要求,可选为 61. 44MHz,46. 08ΜΗζ，23· 04ΜΗζ，30· 72ΜΗζ，3· 84ΜΗζ 等。从图2可知，同步所需要的H_clk为3个时钟。实际应用中同步时钟L_clk的生成用了 D触发器延迟ー拍，所以总的同步时钟为4fH_clk时钟。同步时，将目标频率周期数值减去同步过程中的高频时钟的数值，然后再加上需调整相位的数值(offset_delay)，从而获得所需同步时钟L_clk的初始相位。根据带相位处理的计数器的结果生成的同步时钟L_clk，该同步时钟可直接生成或用D寄存器延迟ー柏。其三，未接收到内部时钟同步脉冲和外部时钟同步脉冲。在带相位处理的计数器13未接收到所述内部时钟同步脉冲和外部时钟同步脉冲的情况下，即带相位处理的计数器13无需以内部时钟的上升沿或外部时钟的上升沿为基准调整相位时,对接收的PLL电路11生成的高频时钟H_clk进行分频，生成第一同步时钟作为所需同步时钟输出。具体的为利用带相位处理的计数器13进行循环计数，将产生的计数值作为同步时钟L_clk输出。或者，利用带相位处理的计数器13获取PLL电路11产生高频时钟H_clk时的目标频率周期；在所述目标频率周期数值的基础上,增加相位值调整相位，得到第一同步时钟；将所述第一同步时钟作为所需同步时钟L_clk输出。需要说明的是，上述边沿检测同步器在进行外部时钟同步时，检测外部时钟的上升沿，进而生成外部时钟同步脉冲；在进行内部时钟同步时，检测内部时钟的上升沿，进而生成内部时钟同步脉冲。上述本发明实施例公开的时钟同步装置以及射频芯片电路，在射频芯片复位和/或相应模块处于非工作的情况下，带相位处理的计数器清零即停止工作，以降低射频芯片的功耗；在接收到内部时钟同步脉冲或者外部时钟同步脉冲的情况下，根据具体情况以内部或外部时钟的上升沿为基准调整相位，生成所需同步时钟，以获得正确的时钟沿和数据的相位关系，使射频芯片可以正确接收数据。同时，在未接收到内部时钟同步脉冲和外部时钟同步脉冲的情况下，即不依赖内部和外部參考时钟的情况下，通过复用PLL电路使带相位处理的计数器生成所需同步时钟，从而实现低依赖性、低成本且低功耗的目的。实施例ニ在上述本发明实施例公开的时钟同步装置以及射频芯片电路的基础上，如图3所示，本发明实施例还对应公开了ー种时钟同步的方法，主要包括以下步骤
步骤S101，上电，判断当前射频芯片是否处于复位状态，如果是，则使带相位处理的计数器清零；如果否，则执行步骤S102。步骤S102，判断相应模块是否处于非工作状态，如果是，则使带相位处理的计数器清零；如果否，则执行步骤S103。其中，相应模块一般是指射频芯片中的发射模块。步骤S103，判断所述带相位处理的计数器是否接收到启动工作的脉冲信号，如果是，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，同时调整初始相位，生成第一同步时钟作为所需的同步时钟输出，其中，在进行初始相位调整的过中，将需生成时钟L_clk的相位值tx_cnt赋值为相位调整值offsetl，依据该相位调整值offsetl进行初始相位的调整。如果否，则执行S104。步骤S104，判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；如果是，则所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出，其中，进行相位调整的过程为，将需生成时钟L_clk的相位值tx_cnt赋值为内部时钟的相位值mclk_cnt减去所需同步的两个H_clk时钟再加上相位调整值offset_2 ;如果否，则执行步骤S105。步骤S105，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，则所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出，其中，进行相位调整的过程为，将需生成时钟L_clk的相位值tx_cnt赋值为127_4+offset_delay ;如果否，则执行步骤S106。步骤S106，所述带相位处理的计数器进行循环计数。具体为以接收的PLL电路生成的高频时钟H_clk的上升沿为基准对tx_cnt进行减I运算。tx_cnt的结果用于生成所需的同步时钟L_clk。在上述本发明实施例公开的步骤SlOl 步骤S106中，高速时钟H_clk的时钟频率为同步时钟L_clk的N倍，该N大于或等于3 ;或者，高速时钟H_clk的时钟频率为生成的同步时钟L_clk的公倍数。需要说明的是，上述步骤S104的具体过程包括首先，所述带相位处理的计数器接收循环计数器发送的内部工作基准M_clk时钟的相位值。具体为循环计数器接收PLL电路发送的高频时钟信号H_clk，并对其进行分频，生成内部时钟M_clk ;将其计数值mclk_cnt作为内部时钟M_clk的相位值。其次，在所述内部时钟M_clk的相位值基础上减去同步上升沿所需的两个H_clk时钟的基础上(mclk_cnt-2)，增加相位值调整相位，得到所需同步时钟的初始相位；
最后，将进行初始相位调整后的生成的第二同步时钟作为所需同步时钟信号L_elk输出。其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟信号H_elk时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。上述步骤S105的具体过程为首先，所述带相位处理的计数器接收外部发送的外部时钟F_clk，并经由边沿检测同步器检测所述外部时钟F_clk的上升沿。
其次，获取所述PLL电路产生高频时钟信号H_clk时的目标频率周期。其次，在所述目标频率周期数值减去同步过程中所需的高频时钟H_clk的数值的基础上，増加相位值调整相位，得到以所述外部时钟F_clk上升沿为基准的所需同步时钟的初始相位。最后，将进行初始相位调整后生成的第三同步时钟作为所需同步时钟L_clk输出。其中，所述目标频率周期为所述PLL电路产生的高频时钟H_clk的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。
步骤S106中，还可以包括将所述tx_cnt生成的同步时钟延迟ー拍后作为所需同步时钟L_clk输出。针对上述过程举例进行说明，当高速时钟H_clk的频率为491. 52MHz,目标频率为3.84MHz。目标频率周期为128(表示为0 127)，半个目标频率周期为64。相位值最大可调整为+64或-64。可选的同步时钟信号L_clk的频率为61. 44MHz、46. 08MHz、23. 04MHz、30. 72MHz 和 3. 84MHz。对应的 N 值分别为 8、12、6、16 和 128。在上述本发明实施例公开的时钟同步方法的基础上，带相位处理的计数器相位调整的verilog描述语句可以为
always (cv, (po sedge H elk or negedge rst n) if(! rst_n)//芯片处于复位状态则清零
tx cnt く= rV d0; //清零 else if ( ~tx_on) //发射模块为非工作状态 tx cnt <= 75 d0; //清零 else if (tx_on_pos) //发射启动时 txcnt く= offsetl; //调整相位 else if (tx to mclk) //同步内部时钟脉冲
tx cnt く= mclk cnt -2 + offset2; //根据内部时钟当前相位调整else if (tx—to—fclk) //同步外部时钟同步脉冲txcnt <= 127-4 +offsetdelay; //调整相位else//否则计数减一
tx cnt <= tx cnt-.l;L_clk生成电路的verilog描述语句如下always @ (po sedge H clk or negedge rst—n) if(! rst_n)//复位状态则清零
Lclk く= O;
else //127-64为高电平，63-0为低电平 Lclk く= tx_cnt[6];上述本发明该实施例公开的时钟同步方法其硬件承载部分为上述公开的时钟同步装置，两者具体执行过程相同可相互參见。在实际应用中，应用上述本发明公开的实施例中公开的方法和装置进行时钟同步的过程中，可以根据需要选择是进行内部时钟同歩，还是进行外部时钟同歩，还是对外部和内部都不进行考虑，自主生成同步时钟。需要说明的是，毎次应用仅能选择ー种情况进行时钟同步。综上所述，本发明上述实施例公开的ー种时钟同步方法、装置及具有该装置的射频芯片电路，通过在射频芯片复位和/或相应模块不工作的情况下，使带相位处理的计数器清零即停止工作，以降低射频芯片的功耗；生成同步时钟信号在接收到内部时钟同步脉冲时，其相位可根据内部时钟调整；该同步时钟在接收到外部时钟同步脉冲时，其相位可根据外部时钟调整；同时，在未接收到内部时钟同步脉冲和外部时钟同步脉冲的情况下，即不依赖内部，也不依赖外部參考时钟的情况下，也可生成相位可调的生成同步时钟。相位可调确保了时钟沿和数据的相位关系，使射频芯片可以正确接收数据。通过上述本发明公开的方法能够实现低依赖性、低成本且低功耗的目的。以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
权利要求
1.一种时钟同步的方法，其特征在于，包括 当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位,生成第一同步时钟作为所需的同步时钟输出； 在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出； 如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。
2.根据权利要求I所述的方法，其特征在于，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括 所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值； 在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出； 其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。
3.根据权利要求I所述的电路，其特征在于，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括 所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿； 获取所述PLL电路产生高频时钟时的目标频率周期； 在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟； 将所述第三同步时钟作为所需同步时钟输出； 其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。
4.根据权利要求I所述的电路，其特征在于，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括 获取所述PLL产生高频时钟时的目标频率周期； 在所述目标频率周期数值的基础上，増加相位值调整相位，得到第一同步时钟； 将所述第一同步时钟作为所需同步时钟输出。
5.根据权利要求I 4中任意一项所述的电路，其特征在于，所述PLL电路生成的高频时钟，其频率高于所需同步时钟N倍的时钟；其中，N大于或等于3 ;或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。
6.ー种时钟同步装置，其特征在于，包括带相位处理的计数器，与所述带相位处理的计数器连接的循环计数器，以及连接所述带相位处理的计数器和所述循环计数器的锁相环PLL电路； 所述PLL电路，用于产生高频时钟； 所述循环计数器，用于将接收的所述PLL电路产生的高频时钟进行分频，生成内部时钟；并向带相位处理的计数器提供内部时钟的相位计数值； 所述带相位处理的计数器，用于当射频芯片处于复位状态或相应模块处于非工作状态时，停止工作；当接收到启动工作的信号吋，对接收的锁相环PLL电路生成的高频时钟进行分频，初始相位可调，生成第一同步时钟作为所需的同步时钟输出；以及在工作过程中实时判断是否接收到内部时钟同步脉冲； 如果是，则以内部时钟的上升沿为基准进行相位调整，生成以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出； 如果否，再判断是否接收到外部时钟同步脉冲，如果是，则依据检测到的外部时钟的上升沿进行相位调整，生成以所述外部时钟的上升沿为基准调整的第三同步时钟作为所需同步时钟输出。
7.根据权利要求6所述的装置，其特征在干，当所述带相位处理的计数器接收到内部时钟同步脉冲时 所述带相位处理的计数器，用于接收循环计数器发送的内部时钟的当前计数值，在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，増加相位值调整相位，将得到以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出； 其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。
8.根据权利要求6所述的装置，其特征在干，当所述带相位处理的计数器接收到外部时钟同步脉冲时 所述带相位处理的计数器，用于获取所述PLL电路产生高频时钟时的目标频率周期；在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，増加相位值调整相位，将得到的以所述外部时钟上升沿为基准调整的第三同步时钟作为所需同步时钟输出； 其中，所述外部时钟的上升沿信息经由边沿检测同步器获取；所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4 ； 或者，将所述第二同步时钟延迟ー拍后作为所需同步时钟输出。
9.根据权利要求6所述的装置，其特征在于，所述PLL电路生成的高频时钟，其为频率高于所需同步时钟N倍的时钟；其中，N大于或等于3 ; 或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。
10.一种射频芯片电路，其特征在于，包括时钟同步装置和边沿检测同步器； 所述时钟同步装置为权利要求6 9中任意ー项所述的时钟同步装置； 所述边沿检测同步器，用于当进行外部时钟同步时，检测外部时钟的上升沿，进而生成外部时钟同步脉冲； 当进行内部时钟同步时，检测内部时钟的上升沿,进而生成内部时钟同步脉冲。
全文摘要
本发明公开了一种时钟同步方法、装置及具有该装置的射频芯片电路，其方法为在射频芯片复位和发射电路不工作时，使带相位处理的计数器清零，生成同步时钟为0电平以降低射频芯片的功耗；该同步时钟在接收到内部时钟同步脉冲时，其相位根据内部时钟上升沿调整；该同步时钟在接收到外部时钟同步脉冲时，其相位根据外部时钟上升沿调整；同时，在未接收到内部或外部时钟同步脉冲的情况下，也可通过复用PLL电路使带相位处理的计数器生成相位可调的生成同步时钟。相位可调确保了时钟沿和数据的相位关系，使射频芯片可以正确接收需发射的数据，通过上述本发明公开的方法能够实现低依赖性、低成本且低功耗的目的。
文档编号H03L7/06GK102624382SQ20121009000
公开日2012年8月1日 申请日期2012年3月29日 优先权日2012年3月29日
发明者叶晖, 李志俊, 梁晓峰, 罗伟良, 郑卫国 申请人:广州市广晟微电子有限公司