专利名称：具有预加重功能的cml电平驱动电路的制作方法
技术领域：
本发明涉及通信系统信号处理技术，具体涉及具有预加重功能的CML电平驱动电路。
背景技术：
在通信系统中，信号在传输过程中由于高频的衰减会导致信号完整性的损失。为了解决这个问题，通常可以在信号发送之前对信号做预加重处理，预先提升信号的高频分量，以补偿信号在传输过程中高频分量的衰减，预加重信号形式如图I所示，未做预加重处理的信号，期幅度不会超过正负Vl的水平，而通过预加重处理，会在原始信号的上升和下降沿上叠加过冲，该过冲的幅度(深度)可以到V2的位置，而宽度为tl。中国发明专利CN101572540A公开了一种加重强度可配置的预加重电路，它包括调节电路和加重电路两部分，其中调节电路的核心为延时可变的延迟单元，加重电路包含快速充放电单元和四管逻辑反相器，调节电路接收一全幅的随机数据信号和一反馈低摆幅的输出数据信号，根据不同的输入选择信号，产生两路脉冲宽度可调的脉冲控制信号；加重电路在不同的输入跳变时，根据调节电路产生的两路控制信号的脉冲宽度，决定对输出节点进行快速充放电的时间，实现不同强度的预加重效果，同时通过自反馈限制输出的摆幅，实现高速低摆幅的输出信号。从上述专利公开的技术方案可知，该技术方案通过调整延时只能调整配置预加重的深度，无法满足不同传输长度、不同的码速对预加重的宽度和深度均应该可调的要求，从而产生在码速不同时难以达到最佳匹配的问题。另外，该技术方案输出的CMOS电平，而信号在集成电路内部处理时，通常采用CMOS电平，在高速I/O 口输出时通常还需要转换成CML电平。由于将预加重之后的CMOS信号无法经过通常的转换得到带预加重的CML信号；同样，预加重之后的CML信号也无法通过通常的转换得到带预加重的CMOS信号。因此，上述专利在实际应用时，存在一定的缺陷。
发明内容
本发明所要解决的主要技术问题是不同传输长度、不同码速的信号在传输过程中难以达到最佳匹配的问题。为了解决上述技术问题，本发明所采用的技术方案是提供一种具有预加重功能的CML电平驱动电路，包括主通道模块、延时控制模块和预加重控制模块，所述主通道模块将CMOS差分信号INP、INN转换为CML差分信号OUTP、OUTN ;所述延时控制模块根据延时量控制信号和所述CMOS差分信号中的任一路产生与所述CML差分信号OUTP、OUTN相对应的正、反相延时控制信号DELAYA、DELAYB ;所述预加重控制模块根据所述正、反延时控制信号DELAYA、DELAYB将输入电流信号输出叠加到相应的所述CML差分信号OUTP、OUTN上输出。在上述方案中，所述预加重控制模块包括第一、第二反向器和第一、第二多路电流镜，所述第一多路电流镜接收输入电流信号并输出至所述第二多路电流镜，所述第一、第二多路电流镜分别由第一、第二组MOS开关控制，所述第一、第二反向器根据所述正、反相延时控制信号DELAYA、DELAYB控制相应所述MOS开关的开关状态，所述输入电流信号根据相应的所述开关状态从所述第一多路电流镜输出。 在上述方案中，所述第一多路电流镜包括栅极互连的四个NMOS管M13、M23、M17和M21，NM0S管M13的栅极和漏极连接在一起并接输入电流；所述第二多路电流镜包括栅极互连的三个PMOS管M12、M16和M20，PM0S管M12的栅极和源极连接在一起；所述第一组MOS开关包括四个NMOS管M14、M24、M18和M22，NMOS管M14、M24、M18和M22的漏极分别接NMOS管M13、M23、M17和M21的源极，NMOS管M14、M24、M18和M22的源极接地，NMOS管M14和M24的栅极互连后接电源VCC，NMOS管M18的栅极接第二反向器的输入端，NMOS管M22的栅极接第一反向器的输出端；所述第二组MOS开关包括三个PMOS管M11、M15和M19，PMOS管Mil、M15和M19的源极分别接电源VCC，PMOS管Mil、M15和M19的漏极分别接PMOS管M12、M16和M20的源极，PMOS管M12、M16和M20的漏源极分别接NMOS管M23、M17和M21的漏极，PMOS管Mll的栅极接地，PMOS管M15的栅极接第二反向器INVlO的输入端，PMOS管M19的栅极接第三反向器INVll的输出端。在上述方案中，所述延时控制模块包括用于产生过冲控制信号的门电路组、由INVl INV2n共2n个反相器组成的延时链以及由延时量控制信号K [η 0]控制的Kl Kn多个开关；相邻的两个反相器组成一个延时单元，每个延时单元由一个开关控制；门电路组由一个异或门Gl和第一、第二与门G2、G3组成，延时链的输入端接CMOS差分信号中的INP，延时链的输出端接异或门Gl的一个输入端，异或门Gl的另一个输入端接CMOS差分信号中的INP，异或门Gl的输出端接第一、第二与门G2、G3的一个输入端，第一与门G2的另一个输入端接延时链的输出端，第二与门G3的另一个输入端接CMOS差分信号中的INP，第一、第二与门G2、G3的输出端输出所述正、反相延时控制信号DELAYA、DELAYB。在上述方案中，所述CML生成电路包括第一、第二、第三电阻R1、R2、R3和三个NMOS管M1、M2、M3 ；NM0S管M1、M2的栅级分别接所述CMOS差分信号INP、INN，NMOS管M1、M2的源极互连并与NMOS管M3的漏极相连，NMOS管M3的源极接地、栅极连接偏置电流信号BAIS，NMOS管Ml、M2的漏极分别连接第二电阻R2和第三电阻R3后再连接第一电阻R1，第一电阻Rl的另一端接电源VCC。本发明，通过主通道模块完成CMOS电平信号到CML电平信号的转换，通过延时控制模块和预加重控制模块产生预加重控制信号，对信号进行预加重的同时，实现从CMOS电平到CML电平的转换，同时预加重的深度和宽度都可以由用户来配置，从而可以满足不同传输长度、不同码速的信号对预加重宽度和深度均可调的要求，解决了在信号码速不同时难以达到信号转换的最佳匹配的问题。
图I为预加重信号示意 图2为本发明的总体结构框 图3为本发明中主通道模块的一个具体实施例电路 图4为本发明中延时控制模块的一个具体实施例电路 图5为本发明中预加重控制模块的一个具体实施例电路图。
具体实施例方式本发明提供了一种具有预加重功能的CML电平驱动电路，对输入信号进行预加重的同时，可以实现信号从CMOS电平到CML电平的转换，同时预加重的深度和宽度都可以由用户来配置，从而可以满足不同传输长度、不同码速的信号对预加重宽度和深度均可调的要求，解决了在信号码速不同时难以达到信号转换的最佳匹配的问题。下面结合附图对本发明作出详细的说明。如图2所示，该图为本发明提供的具有预加重功能的CML电平驱动电路总体框图，包括主通道模块MAIN、延时 控制模块DELAY和预加重控制模块PE_CRTL。主通道模块MAIN完成信号从CMOS电平到CML电平的转换，并将信号的输出直流共模电平调整到一定程度，以适应对信号进行预加重的要求；延时控制模块DELAY产生与CML电平相对应的两组不同的正、反延时控制信号DELAYA、DELAYB,以控制CML电平的预加重宽度；预加重控制模块PE_CRTL根据正、反延时控制信号DELAYA、DELAYB对不同电流强度的输入电流信号Il产生相应的过冲信号，以控制CML电平的预加重深度。通过上述三个模块实现了在对信号进行预加重的同时，完成信号从CMOS电平到CML电平的转换，并且预加重的深度和宽度都可以由用户来配置。图3是本发明主通道模块MAIN的一个具体实施例电路图，包括第一、第二、第三电阻Rl、R2、R3和三个NMOS管Ml、M2、M3 ；NM0S管Ml、M2的栅级分别接CMOS差分信号INP、INN, NMOS管Ml、M2的源极互连并与NMOS管M3的漏极相连，NMOS管M3的源极接地、栅极连接偏置电流信号BAIS，NM0S管M1、M2的漏极分别连接第二电阻R2和第三电阻R3后再连接第一电阻Rl，第一电阻Rl的另一端接电源VCC，NM0S管M1、M2的漏极作为CML电平输出信号的正极OUTP和负极0UTN。第一电阻Rl用于调整CML电平输出信号的共模电平，NMOS管M3为本电路提供偏置电流。假设NMOS管M3提供的偏置电流的大小为Im3，则
CML输出电平的电平摆幅Vpp可以表示为Vpp=Im3XR2 ；
CML输出电平的共模电平位置Vcm可以表示为Vcm=VCC-Im3X (R1+R2/2)；
因此，CML输出电平的共模电平Vcm的位置可以决定了预加重的最大深度。S卩，预加重的过冲最大不会超过Im3XRl的值。图4是本发明中延时控制模块DELAY的一种具体实施例电路图，包括用于产生过冲控制信号的门电路组、由INVl INV2n共2n个反相器组成的延时链以及由延时量控制信号K[n 0]控制的Kl Kn等η个开关，相邻的两个反相器组成一个延时单元，每个延时单兀由一个开关控制，可以产生不同的延时量，门电路组由一个异或门Gl和第一、第二与门G2、G3组成，延时链的输入端接CMOS差分信号中的INP (也可以接INN)，延时链的输出端接异或门Gl的一个输入端，异或门Gl的另一个输入端接CMOS差分信号中的INP，异或门Gl的输出端接第一、第二与门G2、G3的一个输入端，第一与门G2的另一个输入端接延时链的输出端，第二与门G3的另一个输入端接CMOS差分信号中的INP，第一、第二与门G2、G3的输出端输出与CML差分信号0UTP、OUTN相对应的两组正、反相延时控制信号DELAYA、DELAYB，其中DELAYA为正相延时控制信号，则DELAYB为反相延时控制信号，正相延时控制信号DELAYA和反相延时控制信号DELAYB的脉冲宽度由延时量控制，不同的延时量由多位数字信号K[n 0]控制的Kl Kn不同的开关决定。
预加重控制模块PE_CRTL的作用是根据正、反相延时控制信号DELAYA、DELAYB将相应强度的输入的电流信号Il输出叠加到CML差分信号OUTP、OUTN上输出，产生不同强度的过冲信号。具体来说，在正、反相延时控制信号DELAYA和DELAYB的控制下，PE_CRTL电路会从输出端口输出分别对应于正相和反相的预加重过冲控制电流，该控制电流的大小等于输入电流II，从而决定预加重的深度，该控制电流的脉宽由正、反相延时控制信号DELAYA和DELAYB的宽度来控制，控制电流输出后叠加在CML电平信号0UTP、0UTN的上升和下降沿上，产生带预加重的CML电平信号。预加重过冲的幅度Vpu可以表示为
Vpu = Vpp + R2 XIl = Im3X R2 + R2XI1=R2 (Im3+Il)。最终，用户需要的带预加重的CML电平信号可以由Il控制其过冲的深度，并由多位延时量控制信号信号K[n 0]控制其宽度。预加重控制模块PE_CRTL包括第一、第二反向器INV10、INV11和第一、第二多路电流镜，第一、第二多路电流镜分别由第一、第二组MOS开关控制，相应的MOS开关根据正、反相延时控制信号DELAYA、DELAYB控制各自的开关状态，输入电流信号Il根据相应第一、第二组MOS开关的开关状态从第一多路电流镜输出。图5示出了预加重控制模块的一种具体实施例，在该具体实施例中，第一多路电流镜包括栅极互连的四个NMOS管M13、M23、M17和M21，其中NMOS管M13的栅极和漏极连接在一起并接输入电流Il作为第一多路电流镜的输入，NMOS管M23、M17和M21作为第一多路电流镜的三路输出。第二多路电流镜包括栅极互连的三个PMOS管M12、M16和M20，其中PMOS管M12的栅极和漏极连接在一起作为第二多路电流镜的输入，PMOS管M16和M20作为第二多路电流镜的输出。第一组MOS 开关包括四个 NMOS 管 M14、M24、M18 和 M22，NMOS 管 M14、M24、M18 和M22的漏极分别接NMOS管M13、M23、M17和M21的源极，NMOS管M14、M24、M18和M22的源极接地，NMOS管M14和M24的栅极互连后接电源VCC，NM0S管M18的栅极接第三反向器INVll的输入端，NMOS管M22的栅极接第二反向器INVlO的输出端。第二组MOS开关包括三个PMOS管MlI、M15和M19，PMOS管MlI、M15和M19的源极分别接电源VCC，PMOS管M11、M15和M19的漏极分别接PMOS管M12、M16和M20的源极，PMOS管M12、M16和M20的漏极分别接NMOS管M23、M17和M21的漏极，PMOS管Mll的栅极接地，PMOS管M15的栅极接第二反向器INVlO的输入端，PMOS管M19的栅极接第三反向器INVll的输出端。上述电路中，所有的PMOS晶体管选用同样的规格，所有的NMOS晶体管也选用同样的规格。NMOS管M13为第一多路电流镜的输入管，NMOS管M17、M21和M23为该电流镜的输出，NMOS管M14、M24、M18、M22作为控制第一多路电流镜通断与否的MOS开关；PM0S管M12为第二组MOS电流镜的输入管，PMOS管M16和M20为该电流镜的输出，PMOS管M11、M15和M22作为控制第二多路电流镜通断与否的MOS开关。当上述MOS管Mll M22选用相同的物理尺寸，并且上述作为开关的相应MOS管全部打开时，由电流镜的工作原理可知，理论上流过每一个MOS管的电流大致相等。由图4所示的延时控制模块延时叠加和逻辑运算工作原理可知，该模块能够在输入信号的上升沿和下降沿附近分别交替产生宽度等于延时量的正脉冲DELAYA和负脉冲DELAYB，当DELAYB输入正脉冲，同时DELAYA保持高电平不变时(没有负脉冲输入)，M18和M19打开，同时M15和M22关闭。这时在正脉冲期间，电流镜M17和M20打开，形成自VCC-M19-M20-0UTN-外接负载-0UTP-M17-M18的额外电流路径，电流的强度等于I1，电流脉冲的宽度等于延时量，从而达到预加重的效果。DELAYA输入负脉冲时原理相同，在此不再赘述。图5所示的具体实施例为预加重控制模块的一种较佳实施例，实际上，也可以取消NMOS管M14和M24，将NMOS管M13和M23的源极直接接地，但是这种方案，由于NMOS管M13和M23导通时会有导通电阻，从而对电流镜的特性造成影响，引起电流镜像不准。本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
权利要求
1.具有预加重功能的CML电平驱动电路，其特征在于，包括 主通道模块，将CMOS差分信号INP、INN转换为CML差分信号OUTP、OUTN ； 延时控制模块，根据延时量控制信号和所述CMOS差分信号中的任一路产生与所述CML差分信号OUTP、OUTN相对应的正、反相延时控制信号DELAYA、DELAYB ； 预加重控制模块，根据所述正、反延时控制信号DELAYA、DELA YB将输入电流信号输出叠加到相应的所述CML差分信号OUTP、OUTN上输出。
2.如权利要求I所述的具有预加重功能的CML电平驱动电路，其特征在于，所述预加重控制模块包括第一、第二反向器和第一、第二多路电流镜，所述第一多路电流镜接收输入电流信号并输出至所述第二多路电流镜，所述第一、第二多路电流镜分别由第一、第二组MOS开关控制，所述第一、第二反向器根据所述正、反相延时控制信号DELAYA、DELAYB控制相应所述MOS开关的开关状态，所述输入电流信号根据相应的所述开关状态从所述第一多路电流镜输出。
3.如权利要求2所述的具有预加重功能的CML电平驱动电路，其特征在于， 所述第一多路电流镜包括栅极互连的四个NMOS管M13、M23、M17和M21，NM0S管M13的栅极和漏极连接在一起并接输入电流； 所述第二多路电流镜包括栅极互连的三个PMOS管M12、M16和M20，PM0S管M12的栅极和漏极连接在一起； 所述第一组MOS开关包括四个NMOS管M14、M24、M18和M22，NMOS管M14、M24、M18和M22的漏极分别接NMOS管M13、M23、M17和M21的源极，NMOS管M14、M24、M18和M22的源极接地，NMOS管M14和M24的栅极互连后接电源VCC，NMOS管M18的栅极接第二反向器的输入端，NMOS管M22的栅极接第一反向器的输出端； 所述第二组MOS开关包括三个PMOS管MlI、M15和M19，PMOS管MlI、M15和M19的源极分别接电源VCC，PMOS管M11、M15和M19的漏极分别接PMOS管M12、M16和M20的源极，PMOS管M12、M16和M20的漏极分别接NMOS管M23、M17和M21的漏极，PMOS管Mll的栅极接地，PMOS管M15的栅极接第二反向器INVlO的输入端，PMOS管M19的栅极接第三反向器INVll的输出端。
4.如权利要求I所述的具有预加重功能的CML电平驱动电路，其特征在于，所述延时控制模块包括用于产生过冲控制信号的门电路组、由INVl INV2n共2n个反相器组成的延时链以及由延时量控制信号K[n 0]控制的Kl Kn多个开关；相邻的两个反相器组成一个延时单元，每个延时单元由一个开关控制；门电路组由一个异或门Gl和第一、第二与门G2、G3组成，延时链的输入端接CMOS差分信号中的INP，延时链的输出端接异或门Gl的一个输入端，异或门Gl的另一个输入端接CMOS差分信号中的INP，异或门Gl的输出端接第一、第二与门G2、G3的一个输入端，第一与门G2的另一个输入端接延时链的输出端,第二与门G3的另一个输入端接CMOS差分信号中的INP，第一、第二与门G2、G3的输出端输出所述正、反相延时控制信号DELAYA、DELAYB。
5.如权利要求I所述的具有预加重功能的CML电平驱动电路，其特征在于，所述CML生成电路包括第一、第二、第三电阻Rl、R2、R3和三个NMOS管Ml、M2、M3 ；NM0S管Ml、M2的栅级分别接所述CMOS差分信号INP、INN, NMOS管Ml、M2的源极互连并与NMOS管M3的漏极相连，NMOS管M3的源极接地、栅极连接偏置电流信号BAIS，NM0S管M1、M2的漏极分别连接。 第二电阻R2和第三电阻R3后再连接第一电阻Rl，第一电阻Rl的另一端接电源VCC。
全文摘要
本发明公开了一种具有预加重功能的CML电平驱动电路，包括主通道模块、延时控制模块和预加重控制模块，主通道模块将CMOS差分信号INP、INN转换为CML差分信号OUTP、OUTN；延时控制模块根据延时量控制信号和所述CMOS差分信号中的任一路产生与所述CML差分信号OUTP、OUTN相对应的正、反相延时控制信号DELAYA、DELAYB；预加重控制模块根据所述正、反延时控制信号DELAYA、DELAYB将输入电流信号输出叠加到相应的所述CML差分信号OUTP、OUTN上输出。本发明，对信号进行预加重的同时，能够完成信号从CMOS电平到CML电平的转换，并且预加重的深度和宽度都可以由用户来配置。
文档编号H03K3/017GK102624374SQ201210114049
公开日2012年8月1日 申请日期2012年4月18日 优先权日2012年4月18日
发明者任娟, 刘本丽, 叶亚琴, 吴振东, 周华, 王丽芳, 秦大威, 童志强, 蒋湘, 许胜国, 陈伟 申请人:烽火通信科技股份有限公司