一种时间偏差选择电路的制作方法
【专利摘要】本发明属于时间测量【技术领域】，具体涉及一种时间偏差选择电路，该电路为应用于由两级时间数字转换器构成的时间测量电路。本发明时间偏差选择电路由选择信号发生器，延时模块和选通模块组成，选通模块采用两个完全相同的多选一线性选择器组成，其中一个选择器（MUX）为有效的选择器，另一选择器为伪选择器（D-MUX）。选择器（MUX）和伪选择器（D-MUX）输入同为合并输入{D<N:1>，STOP}的延时输出{A<N:1>，B}，以最小程度的引入传输延时的偏差。本发明时间偏差选择电路的结构简单、合理，可以实现有效的偏差选择，既实现了正确的偏差选通，又避免了引入过多的时间偏差，尤其是非线性偏差，有效克服了两级结构的TDC时间测量的技术难点。
【专利说明】一种时间偏差选择电路
【技术领域】
[0001]本发明属于时间测量【技术领域】，具体涉及一种时间偏差选择电路，具体涉及应用于两级时间数字转换器构成的时间测量电路。
【背景技术】
[0002]时间数字转换器(Time to Digital Converter, TDC),是将时间转化成数字表示的电路。TDC以前主要应用于雷射测距，自动测试设备和定时抖动测量，现阶段随着工艺缩减而出现的高分辨率TDC为PLL和ADC的数字实现铺平了道路。
[0003]TDC主要包括两部分，量化电路和对应的译码电路；量化电路实现从时间到数字的转换，译码电路实现对应的从温度计码到二进制码制的转换，量化电路是TDC性能的关键。
[0004]TDC延时链过长会导致非线性累加而过差，但是TDC又需要满足高分辨率和测量范围的要求。于是，兼具高分辨率和高线性度的两级TDC就应运而生。
[0005]两级TDC的难点和关键点是两级TDC量化级之间的时间偏差选择电路，一方面需要正确选通，另一方面要避免引入较大的时间偏差，尤其是非线性时间偏差。
[0006]目前已经出现的两级结构，有DLL结构，时间窗结构和时间放大器结构等；DLL结构过于复杂导致面积功耗不理想，且可能引入非线性；时间窗结构是对触发器的输出进行处理，触发过程及处理过程因为信号不是完全相同的变化特性不考虑PVT特性，也可能引入不可控的时间偏差；在时间放大器结构里，时间放大器本身固有的非线性导致难以控制的鲁棒性成为此结构的重大缺陷。
【发明内容】
[0007]本发明的目的在于提供一种既可以实现时间偏差的有效选通，又可以避免传输过程引入较大的误差，尤其是非线性误差，应用于两级时间数字转换器中的时间偏差选择电路。
[0008]本发明提出的时间偏差选择电路由选择信号发生器、延时模块和选通模块组成，设在两级TDC间，为两级TDC中两级量化级的中间级，从N个偏差中选择出最小的偏差。其输入是第一级TDC的START的延时信号组D〈N: 1>和参考信号STOP，从第一级TDC的各时间偏差中选通最小的时间偏差D〈k>和参考信号STOP进入第二级TDC进行量化。选择信号发生器生成选通模块的选择信号，决定D〈N: 1>中的D〈k>选通输出，采用verilog代码实现，产生第一级TDC粗量化的延时信号组D〈N: 1>中D〈k>进入第二级TDC的选择信号SEL_signal，通过处理第一级TDC的量化结果，根据设计要求来记录哪一路信号被选通输出。通常START信号早于参考信号ST0P，则选择出第一个从I转换到O的时刻；如果START信号与参考信号STOP颠倒，则选择第一个从O转换到I的时刻；如果两输入信号先后不确定，则选择第一级TDC输出转换的时刻。其中，选择信号发生器的输入为第一级TDC量化触发器的输出，通过数字组合电路和增加标志位来检测第一个1-0转换或第一个0-1转换k值并储存到选择信号SEL_signal里。延时模块保证数据信号迟于选择信号到达选通模块。
[0009]选通模块是将最小偏差选通输出的核心电路，实现真正的选通功能，且避免引入延时偏差。选通模块为了让需要选通的两路信号D〈k>和参考信号STOP经过相同的延时，采用两个完全相同的多选一线性选择器组成，一个选择器为有效的选择器(MUX)，使选通D〈k>选择输出，其选择信号为选择信号发生器的输出SEL_signal,另一选择器为伪选择器(D-MUX)，只让参考信号STOP经过相同延时输出，其选择信号为常数Constant，另外，选择器(MUX)和伪选择器(D-MUX)输入同为合并输入{D〈N:1>，STOP}的延时输出{A〈N:1>，B}，如此可以以最小程度的引入传输延时的偏差。
[0010]选通过程的传播延时取决于信号通过晶体管及充放电电容所需要的时间，选择器的基本结构为多选一线性结构，每一个输入的地位完全相同，在不计工艺偏差的情况下，任一输入至输出需要经过的晶体管及寄生电阻、电容等完全相同。通常的TDC只是进行异步时间间隔测量，即START和参考信号STOP同为干净的上升沿信号、频率相近或频率都比较低。于是，选通器和伪选通器由于输入完全相同和选择信号相似，有效的信号传输变换过程中经过的晶体管和寄生电阻、电容及频率的因素完全相同，则D〈k>和参考信号STOP的传输延时相同。因而选择器对信号传输引入的偏差很小。另外，选择器的结构是线性的，因而该偏差选择电路也是线性的。
[0011]本发明时间偏差选择电路的结构简单、合理，尤其是通过选取线性的选择器，以及输入信号的合并，使得选通的延时信号和参考信号经过相同的电路及延时到达输出端，本发明偏差选择电路可以实现有效的偏差选择，既实现了正确的偏差选通，又避免了引入过多的时间偏差，尤其是非线性偏差，有效克服了两级结构的TDC时间测量的技术难点。
【专利附图】
【附图说明】
[0012]图1为本发明时间偏差选择电路结构示意图，
[0013]图2为本发明时间偏差选择电路时序示意图，
[0014]图3为选通模块的结构示意图，
[0015]图4为两级TDC的结构示意图，
[0016]图5为两级TDC的时序不意图，
[0017]图6为N=15时的两级MUX结构示意图，
[0018]图7为MUX单元的电路示意图。
【具体实施方式】
[0019]下面结合附图对本发明实施例作详细说明。
[0020]图1，本发明时间偏差选择电路，由选择信号发生器，延时模块和选通模块组成，其中，选通模块(图3所示)，由完全相同的多选一线性选择器(MUX)和伪选择器(D-MUX)构成实现选通，D〈N: 1>和参考信号STOP经过延时单元的输出为A〈N: 1>和B，于是选择器(MUX)和伪选择器(D-MUX)的输入均为{A〈N:1>，B}。选择信号发生器记录第一级TDC量化结果第一次从I转换到O的时刻。图2是本发明时间偏差选择电路时序图。
[0021]图4所示本发明偏差选择电路应用于两级TDC的电路结构，为两级TDC中两级量化级的中间级，为两级量化电路和译码电路，第一级TDC量化为粗量化，第二级TDC量化是细量化，本发明偏差选择电路设在两级量化之间。第一级TDC量化可以选择基于反相器或缓冲器的低分辨率延时链，第二级TDC量化可以选择基于Vernier延时链的高分辨率延时链；译码通过伪温度计码到二进制码的转换。
[0022]图5为两级TDC的时序图。第一级TDC量化的译码结果为DT，第二级TDC量化的译码结果为dt，最终的结果为:
[0023]Dt = DT-dt
[0024]图6在本实施例中，设定N=15，由于输入端较多，采用两级选通结构，16:1的选择器(MUX)由4* (4:1)选择器I (MUXl)+4:1选择器2 (MUX2)组成。图7所示选通结构的基本单元，采用两组下拉管和一上拉管，两组下拉管的输入分别是选通信号和数据信号，其后接反相器，也可以再加缓冲器，根据输出信号的幅度及输出负载决定。N为其它值时，亦可采用这一选通结构的基本单元电路。
【权利要求】
1.一种时间偏差选择电路，由选择信号发生器，延时模块和选通模块组成，其特征在于:选通模块由两个完全相同的多选ー线性选择器组成，一个选择器为有效的选择器(MUX),使选通D〈k>选择输出，其选择信号为选择信号发生器的输出SEL_signal,另ー选择器为伪选择器(D-MUX)，只让參考信号STOP经过相同延时输出，其选择信号为常数Constant，选择器(MUX)和伪选择器(D-MUX)输入同为合并输入{D〈N:1>，STOP}的延时输出{A〈N:1>，B};选择信号发生器生成选通模块的选择信号，决定D〈N:1>中的D〈k>选通输出，采用verilog代码实现；延时模块使选择信号先于数据信号到达选通电路输入端。
2.根据权利要求1所述的时间偏差选择电路，其特征在于:其设在两级TDC间，为两级TDC中两级量化级的中间级，其输入是第一级TDC的START的延时信号组D〈N: 1>和參考信号STOP，从第ー级TDC的各时间偏差中选通最小的时间偏差D〈k>和參考信号STOP进入第ニ级TDC进行量化。
3.根据权利要求1所述的时间偏差选择电路，其特征在于:选择信号发生器的输入为第一级TDC量化触发器的输出，通过数字组合电路和增加标志位来检测第一个1-0转换或第一个0-1转换k值并储存到选择信号SEL_signal里。
【文档编号】H03M1/50GK103580696SQ201210277401
【公开日】2014年2月12日 申请日期:2012年8月6日 优先权日:2012年8月6日
【发明者】李巍, 纪伟伟 申请人:复旦大学