专利名称：一种多通道高速并行交替adc采样电路的制作方法
技术领域：
本发明涉及并行交替ADC (模拟数字转换器)数据采集技木。
背景技术：
任何ー个信号链系统，都需要传感器来探測来自模拟世界的电压、电流、温度、压力等信号。这些传感器探測到的信号量被送到放大器中进行放大，然后通过ADC把模拟信号转化为数字信号，利用处理器、DSP (数字信号处理器)或FPGA (现场可编程门阵列)对数字信号进行处理，来提取信息或者消除信号的噪声或者失真。对于高速信号处理的应用，ADC的转换速率仍然是一个关键的瓶颈，这因为高速的转换器设计受到硬件的限制。因此，根据目前的IC (集成电路)设计エ艺，要实现更高速的采样速率。目前，一种实现超高速采样的重要方式就是利用并行交替(Time-interleaved)结构的ADC。这种结构的ADC利用多片相对低速的ADC芯片并行采样来实现超高速的采样率。多片ADC并行采集技术主要分为两大类一类是时域的时间交替并行采集技术(TIADC)，另ー类是频域的基于频带分割滤波器组的并行采集技木。基于滤波器组的ADC并行采集技术使用频带分割技术，分割滤波器通常采用模拟低通、带通和高通滤波器，其过渡带对系统性能有很大的影响。由于实现困难，目前还处于研究实验阶段。而TIADC并行采集技术由于实现方式简单，已成为ADC并行采集技术的主流，是提高ADC采样率的最主要手段。
时间交替ADC包含M个并行的子ADC，參考图1，M = 4，每ー个通道Sub-ADC (子ADC)都有各自的采样保持前端，它们依次对同一个输入信号进行采样。最終交替合路后，总体的采样速率fs是子ADC的M倍。在理想情况下，同样输入信号下，时间交替ADC的转换精度应该与Sub-ADC性能一致。然而在实际电路中，各个Sub-ADC采样时钟的抖动、偏差，都会导致时间交替后的ADC总体转换精度的下降。目前时间交替ADC主要考虑失调误差、增益误差、时间误差和带宽误差等。这些误差影响时间交替ADC的发展，多通道高速并行交替ADC采样电路板的设计尤为重要，如何减小时间交替ADC系统的失配误差，对整个系统的性能提高很有帮助。
发明内容
本发明所要解决的技术问题是，提供一种能产生等分相位高性能时钟的高速并行交替ADC采样电路。本发明为解决上述技术问题所采用的技术方案是，一种多通道高速并行交替ADC采样电路，包括模拟差分信号输入模块、时钟产生和分相模块、并行ADC模块、数据传输模块，模拟差分信号输入模块的各数据输出端与并行ADC模块中对应的各数据输入端相连，时钟产生和分相模块的各时钟输出端与并行ADC模块中对应的各时钟输入端相连，并行ADC模块的各数据输出端与数据传输模块相连；时钟产生和分相模块包括时钟产生単元、分相单元、单端转差分単元，时钟产生单元的输出端与分相单元的输入端相连，分相单元的各输出端对应连接ー个单端转差分単元，各单端转差分単元的输出端为时钟产生和分相模块的各时钟输出端；其特征在于，所述分相単元由无源功率分配器组成，无源功率分配器将输入的时钟相位等分后输出。具体的，当ADC采样电路为2通道吋，分相单元为3个无源功率分配器，无源功率分配器将输入的时钟信号分为2路相位差180度的时钟信号后输出。具体的，当ADC采样电路为4通道吋，分相単元由3个无源功率分配器组成2级分相；由I个无源功率分配器完成第一级分相，将输入的时钟信号分为2路相位差180度的时钟信号后输出至第2级分相；由2个无源功率分配器完成第二级分相，第二级分相的2个无源功率分配器分别将输入的时钟信号分为2路相位差90度的时钟信号后输出。本发明的有益效果是，使用无源功率分配器完成对时钟信号的分相，由于不需要电源供电，其受干扰较小，对时钟信号分相精确度高，时钟抖动小。
图I为四通道分时交替ADC的原理框图；图2为实施例4通道并行交替ADC电路原理框图。
具体实施例方式此处四通道分时交替ADC电路为例，但不局限于四通道。如图2所示，四通道分时交替ADC米样电路包括4个部分模拟差分信号输入模块、时钟产生和分相模块、并行ADC模块、数据传输模块。模拟差分信号输入模块的各数据输出端与并行ADC模块中对应的各数据输入端相连，时钟产生和分相模块的各时钟输出端与并行ADC模块中对应的各时钟输入端相连，并行ADC模块的各数据输出端与数据传输模块相连；时钟产生和分相模块包括时钟产生単元、分相単元、单端转差分単元，时钟产生単元的输出端与分相単元的输入端相连，分相単元的各输出端对应连接ー个单端转差分単元，各单端转差分単元的输出端为时钟产生和分相模块的各时钟输出端。I)模拟差分信号输入模块将来自SMA (无线电天线)ロ的原始输入的模拟信号分为待并行处理的4路模拟信号分路，将4路信号分路上的单端信号转为差分信号输出至并行ADC模块。模拟信号的分路以及单端转差分均有多种已有技术可选择，不在此赘述。2)时钟产生和分相模块采用I个型号为AMT-2的功率分配器作为第一级分相，将来自SMA ロ的时钟分为2路相位差180度的采样时钟(O度与180度)，采用型号为SCPQ-150的2个功率分配器作为第二级分相，产生4路相位相差90度的采样时钟(O度、90度、180度、270度、)，4路分相単元的输出端上连接的单端转差分单元采用型号为ADTl-IWT的变压器，将时钟信号单端 信号转差分信号。对于两通道的情況，只需要一个两分相的无源功率分配器AMT-2即可。3)并行ADC模块
包括4片ADC，本实施例采用AD公司的4个型号为AD9233的高速ADC器件来并行采样，保证每一片ADC的外围电路步线等长，阻抗匹配相同，减小由于布局布线引起的通道间的不匹配。采用型号为ADR441电源芯片为4片ADC提供统ー的外部參考电压，ADC的数据输出经过型号为74VCX16244的缓冲器进行数据缓冲，通过抬高电平信号增强信号驱动能力。各个ADC的输入信号相同。4)数据传输模块本实施中处理包括数据缓存単元、数据传输単元、数据测试単元。数据缓存単元用于缓存来自于并行ADC模块的异步时钟数据。数据传输単元用于将各个子ADC的输出进行合路，产生系统输出。数据测试单元为了方便开发过程中逻辑分析仪对数据的测试。数据传输模块包括ー个型号为EP2C35672的FPGA、ー个型号为EPC8QI100的下载芯片、一个下载接ロ、ー个HSMC接ロ、ー个表面贴装插头接ロ，FPGA接收并行ADC模块的输 出数据与时钟，将数据存放于内部的FIFO (先进先出)缓存块中，且共存64KBytes相当于每一路16KBytes的数据，然后读取数据送至HSMC接ロ与表面贴装插头接ロ，FIFO模块实现异步时钟数据缓存的功能，且可以保证每一路的数据时序上对齐，避免出现数据丢失。HSMC接ロ可以方便与外接的主要用于数字校准的FPGA开发板实现数据传输。表面贴装插头接ロ既可以方便逻辑分析仪测试，又可以实现数据传输。在设计基于本发明的ADC采样电路板时，为了进ー步保证时钟信号的高精度低抖动，将时钟产生和分相模块涉及的器件放于PCB (印制电路)板顶层，将模拟差分信号输入模块涉及的器件放于PCB (印制电路)板底层，这样可以避免时钟和信号之间的相互干扰和影响。基于本发明的ADC采样电路设计的ADC采样电路板经过实际测试验证，采用的测试仪器主要有稳压电源仪器、信号发生器、高性能时钟发生器、示波器、逻辑分析仪、FPGA开发板、数据采集板、PC机。根据检测结果，基于本发明的ADC采样电路设计的ADC采样电路板能够满足TIADC提高系统采样率的要求。
权利要求
1.一种多通道高速并行交替ADC采样电路，包括模拟差分信号输入模块、时钟产生和分相模块、并行ADC模块、数据传输模块，模拟差分信号输入模块的各数据输出端与并行ADC模块中对应的各数据输入端相连,时钟产生和分相模块的各时钟输出端与并行ADC模块中对应的各时钟输入端相连，并行ADC模块的各数据输出端与数据传输模块相连；时钟产生和分相模块包括时钟产生単元、分相単元、单端转差分単元，时钟产生単元的输出端与分相単元的输入端相连，分相単元的各输出端对应连接ー个单端转差分単元，各单端转差分単元的输出端为时钟产生和分相模块的各时钟输出端； 其特征在于，所述分相単元由无源功率分配器组成，无源功率分配器将输入的时钟相位等分后输出。
2.如权利要求I所述ー种多通道高速并行交替ADC采样电路，其特征在于，当ADC采样电路为2通道时，分相单元为3个无源功率分配器，无源功率分配器将输入的时钟信号分为2路相位差180度的时钟信号后输出。
3.如权利要求I所述ー种多通道高速并行交替ADC采样电路，其特征在于，当ADC采样电路为4通道吋，分相単元由3个无源功率分配器组成2级分相；由I个无源功率分配器完成第一级分相，将输入的时钟信号分为2路相位差180度的时钟信号后输出至第2级分相；由2个无源功率分配器完成第二级分相，第二级分相的2个无源功率分配器分别将输入的时钟信号分为2路相位差90度的时钟信号后输出。
4.如权利要求I所述ー种多通道高速并行交替ADC采样电路，其特征在于，所述并行ADC模块包括I个电源芯片、2的整数倍个ADC以及相同数量的缓冲器，ADC的输出端与对应缓冲器的输出端相连，电源芯片各ADC供电,提供统ー的外部參考电压。
5.如权利要求I所述ー种多通道高速并行交替ADC采样电路，其特征在于，数据传输模块包括数据缓存単元、数据传输単元；数据缓存単元用于缓存来自于并行ADC模块的异步时钟数据；数据传输単元用于将各个子ADC的输出进行合路，产生系统输出。
6.如权利要求I所述ー种多通道高速并行交替ADC采样电路，其特征在于，数据传输模块包括数据测试単元，用于开发过程中逻辑分析仪对数据的测试。
全文摘要
本发明提供一种多通道高速并行交替ADC采样电路，包括模拟差分信号输入模块、时钟产生和分相模块、并行ADC模块、数据传输模块，模拟差分信号输入模块的各数据输出端与并行ADC模块中对应的各数据输入端相连，时钟产生和分相模块的各时钟输出端与并行ADC模块中对应的各时钟输入端相连，并行ADC模块的各数据输出端与数据传输模块相连；分相单元由无源功率分配器组成，无源功率分配器将输入的时钟相位等分后输出。本发明使用无源功率分配器完成对时钟信号的分相，由于不需要电源供电，其受干扰较小，对时钟信号分相精确度高，时钟抖动小。
文档编号H03M1/36GK102868406SQ20121033951
公开日2013年1月9日 申请日期2012年9月13日 优先权日2012年9月13日
发明者阎波, 焦少波, 沈建, 姚远, 林水生, 李广军 申请人:电子科技大学