差分时钟信号调整电路及差分时钟信号的调整方法
【专利摘要】本发明公开了一种差分时钟信号调整电路及差分时钟信号调整方法，其中调整电路包括：时钟控制信号产生电路，用于接收外部系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni，将异步时钟控制信号enck进行处理最终输出对应的时钟控制信号en0、en1；时钟控制电路，用于接收所述时钟控制信号产生电路产生的时钟控制信号en0、en1及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理，输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。本发明提供的调整电路及调整方法通过对电路合理的结构设计，最终输出的逻辑差分时钟信号的第一个时钟周期和最后一个时钟周期完整。
【专利说明】差分时钟信号调整电路及差分时钟信号的调整方法
【技术领域】
[0001]本发明涉及电路【技术领域】，特别是涉及一种差分时钟信号调整电路及差分时钟信号的调整方法。
【背景技术】
[0002]伴随着电子信息产业的迅猛发展，时钟运行速度越来越快，电路对时钟品质的要求也越来越高。差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相等，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的是逻辑0还是逻辑I。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
[0003]由于差分时钟信号开启和关闭时有可能产生窄脉冲，导致一些电路工作出错，因此有些应用会要求时钟控制信号打开和关闭时，差分时钟信号的第一个时钟周期和最后一个时钟周期必须完整。
[0004]由于系统的控制信号与差分时钟之间通常为异步时序，如果将控制信号突然的变化直接作用于差分时钟，必然会导致差分时钟信号的第一个时钟周期和最后一个时钟周期不完整。
[0005]因此对于现有技术，异步控制信号对差分时钟进行打开和关闭功能时，差分时钟的第一个时钟周期和最后一个时钟周期的不完整是个亟待解决的问题。
【发明内容】
[0006]基于上述问题，本发明提供了差分时钟信号调整电路及差分时钟信号的调整方法，克服了现有技术中异步控制信号对差分时钟进行打开和关闭功能时，第一个时钟周期和最后一个时钟周期的不完整的技术缺陷。
[0007]本发明提供了一种差分时钟信号调整电路，所述差分时钟信号调整电路包括时钟控制信号产生电路和时钟控制电路，其中:
[0008]所述时钟控制信号产生电路，用于接收外部系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni，将异步时钟控制信号enck进行处理最终输出对应的时钟控制信号enO、enl ；
[0009]所述时钟控制电路，用于接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理，输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。
[0010]较佳地，作为一种可实施方式。所述差分时钟信号调整电路集成在一个电路系统中，所述时钟控制信号产生电路接收外部系统产生的使能信号enable ；
[0011]当enable有效时，时钟控制信号产生电路处于准备状态并准备利用时钟信号ckni对异步时钟控制信号enck执行相应的调整操作；[0012]当enable无效时，时钟控制信号产生电路处于关闭状态，其输出的时钟控制信号enO、enl等于逻辑O。
[0013]较佳地，作为一种可实施方式。所述时钟控制信号产生电路包括边沿D触发器、第
一反相器、第二反相器、第一与非门及第二与非门，其中:
[0014]所述边沿D触发器，用于接收系统产生的时钟信号ckni及异步时钟控制信号enck,输出信号enckO ;所述边沿D触发器的第一输入端用于接收外部系统产生的异步时钟控制信号enck，第二输入端用于接收外部系统产生的时钟信号ckni ;所述边沿触发器输出端耦合至所述第一反相器的输入端及第二与非门的第一输入端；
[0015]所述第一反相器的输入端耦合至所述边沿D触发器的输出端，并对接收的信号enckO执行反相操作并将反相操作结果输出，所述第一反相器输出端耦合至第一与非门的第二输入端；
[0016]所述第一与非门的第二输入端耦合至所述第一反相器的输出端，所述第一与非门的第一输入端耦合至第二与非门的输出端，并对两个输入端接收信号执行与非操作，将操作结果enO信号输出；所述第一与非门的输出端耦合至第二与非门的第二输入端及时钟控制电路；
[0017]所述第二与非门的第一输入端耦合至所述边沿D触发器的输出端，所述第二与非门的第二输入端I禹合至第一与非门的输出端，并对输入信号enO和enckO执行与非操作，将操作结果输出；所述第二与非门的输出端耦合至第一与非门的第一输入端及第二反相器的输入端；
[0018]所述第二反相器的输入端耦合至第二与非门的输出端，对输入信号执行反相操作enl信号输出；所述第二反相器的输出端耦合至时钟控制电路。
[0019]较佳地，作为一种可实施方式。所述时钟控制电路包括第一支路和第二支路，所述第一支路上包括第三与非门、第四与非门；所述第二支路上包括第五与非门和第六与非门，其中:
[0020]所述第一支路上依次串联第三与非门和第四与非门:
[0021 ] 所述第三与非门的第一输入端用于接收系统产生的时钟ckpi，所述第三与非门的第二输入端耦合至时钟控制信号产生电路的第一与非门的输出端，用于接收所述时钟控制信号产生电路的第一与非门输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作将操作结果输出；所述第三与非门的输出端耦合至第四与非门的第一输入端；
[0022]所述第四与非门的第一输入端耦合至第三与非门的输出端，所述第四与非门的第二输入端接收的信号始终为高电平信号，对两个输入端输入的逻辑信号执行与非操作并输出操作结果；所述第四与非门的输出端输出信号ckpo ；
[0023]所述第二支路上依次串联第五与非门和第六与非门:
[0024]所述第五与非门的第一输入端用于接收系统产生的时钟ckni，所述第五与非门的第二输入端耦合至时钟控制信号产生电路的第一与非门的输出端，用于接收所述时钟控制信号产生电路的第一与非门输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作并将操作结果cknib输出；所述第五与非门的输出端耦合至第六与非门的第一输入端;
[0025]所述第六与非门的第一输入端耦合至第五与非门的输出端；所述第六与非门的第二输入端耦合至时钟控制信号产生电路的第二反相器的输出端，用于接收所述时钟控制信号产生电路的第二反相器输出的时钟控制信号enl，对两个输入端输入的信号执行与非操作并输出操作结果；所述第六与非门的输出端输出信号ckno ；
[0026]所述的ckpi和ckni为一对差分时钟信号，ckpo和ckno为一对差分信号。
[0027]较佳地，作为一种可实施方式。所述边沿D触发器为上升沿D触发器。
[0028]较佳地，作为一种可实施方式。所述第四与非门也可用一个非门电路替代。
[0029]相应地，作为一种可实施方式。本发明还提供了一种差分时钟信号的调整方法，所述方法包括如下步骤:
[0030]步骤S100、所述时钟控制信号产生电路接收外部系统发送的使能信号enable、异步时钟控制信号enck及差分时钟信号ckni，将使能信号进行处理输出对应的时钟控制信号 enO、enl ；
[0031]步骤S200、所述时钟控制电路接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理,输出的差分信号ckpo和ckno的第一个时钟周期和最后一个时钟周期完整。
[0032]较佳地，作为一种可实施方式。在所述步骤S100中，还包括如下步骤:
[0033]步骤S101、所述时钟控制信号产生电路接收外部系统产生的使能信号enable时，当enable有效时，时钟控制信号产生电路启动执行相应的调整操作；当enable无效时，时钟控制信号产生电路关闭。
[0034]本发明的有益效果包括:
[0035]本发明提供的一种差分时钟信号调整电路及差分时钟信号调整方法，其中调整电路包括:时钟控制信号产生电路，用于接收外部系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni，将使能信号进行处理最终输出对应的时钟控制信号enO、enl ;时钟控制电路，用于接收所述时钟控制信号产生电路产生的时钟控制信号en0、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理，输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。本发明提供的调整电路及调整方法通过对电路合理的结构设计，最终输出的逻辑差分时钟信号的第一个时钟周期和最后一个时钟周期完整。
【专利附图】
【附图说明】
[0036]图1为本发明差分时钟时钟信号调整电路一具体实施例的结构示意图；
[0037]图2为图1中时钟控制信号产生电路LI具体结构示意图；
[0038]图3为图1中时钟控制电路L2具体结构示意图；
[0039]图4为本发明差分时钟信号调整电路的工作波形图；
[0040]图5为本发明差分时钟信号的调整方法一具体实施例的流程示意图。
【具体实施方式】
[0041]下面结合说明书附图，对本发明一种差分时钟信号调整电路及差分时钟信号的调整方法的【具体实施方式】进行说明。
[0042]为了解决异步控制信号对差分时钟进行打开和关闭功能时，差分时钟的第一个时钟周期和最后一个时钟周期不完整的问题，本发明实施例提出了一种差分时钟时钟信号调整电路L0，如图1所示，所述差分时钟信号调整电路LO集成在一个电路系统中，所述差分时钟信号调整电路包括时钟控制信号产生电路LI和时钟控制电路L2，其中:
[0043]所述时钟控制信号产生电路LI，用于接收外部系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni，将使能信号进行处理最终输出对应的时钟控制信号enO、enl ；
[0044]所述时钟控制电路L2，用于接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理，输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。
[0045]较佳地，作为一种可实施方式。所述时钟控制信号产生电路接收外部系统产生的使能信号enable ；
[0046]当enable有效时，时钟控制信号产生电路处于准备状态并准备利用时钟信号ckni对异步时钟控制信号enck执行相应的调整操作；
[0047]当enable无效时，时钟控制信号产生电路处于关闭状态，其输出的时钟控制信号enO、enl等于逻辑O。
[0048]较佳地，作为一种可实施方式。所述时钟控制信号产生电路LI包括边沿D触发器
10、第一反相器20、第二反相器30、第一与非门40及第二与非门50,参见图2,其中:
[0049]所述边沿D触发器10，用于接收系统产生的时钟信号ckni及异步时钟控制信号enck，输出信号enckO ;所述边沿D触发器的第一输入端101用于接收外部系统产生的异步时钟控制信号enck，第二输入端102用于接收外部系统产生的时钟信号ckni ;所述边沿触发器输出端103耦合至所述第一反相器20的输入端201及第二与非门50的第一输入端501 ；
[0050]所述第一反相器20的输入端201耦合至所述边沿D触发器10的输出端103，并对接收的信号enckO执行反相操作并将反相操作结果输出，所述第一反相器20输出端202耦合至第一与非门40的第二输入端402 ；
[0051]所述第一与非门40的第二输入端402耦合至所述第一反相器20的输出端202，所述第一与非门的第一输入端401 I禹合至第二与非门50的输出端503,并对两个输入端接收信号执行与非操作，将操作结果enO信号输出；所述第一与非门40的输出端403耦合至第二与非门50的第二输入端502及时钟控制电路L2 ；
[0052]所述第二与非门50的第一输入端501耦合至所述边沿D触发器10的输出端103，所述第二与非门50的第二输入端502 I禹合至第一与非门40的输出端403,并对输入信号enO和enckO执行与非操作，将操作结果输出；所述第二与非门50的输出端503 f禹合至第一与非门40的第一输入端401及第二反相器30的输入端301 ；
[0053]所述第二反相器30的输入端301 f禹合至第二与非门50的输出端503,对输入信号执行反相操作enl信号输出；所述第二反相器30的输出端302耦合至时钟控制电路L2。
[0054]较佳地，作为一种可实施方式。所述时钟控制电路L2包括第一支路和第二支路，所述第一支路上包括第三与非门60、第四与非门70 ;所述第二支路上包括第五与非门80和第六与非门90，参见图3，其中:
[0055]所述第一支路上依次串联第三与非门60和第四与非门70:[0056]所述第三与非门60的第一输入端601用于接收系统产生的时钟ckpi，第三与非门60的第二输入端602耦合至时钟控制信号产生电路LI的第一与非门40的输出端403，用于接收所述时钟控制信号产生电路LI的第一与非门40输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作将操作结果输出，第三与非门60的输出端603耦合至第四与非门70的第一输入端701 ；
[0057]所述第四与非门70的第一输入端701耦合至第三与非门60的输出端603，第四与非门70的第二输入端702接收的信号始终为高电平信号(即信号始终为逻辑I)，对两个输入端输入的逻辑信号执行与非操作并输出操作结果，第四与非门70的输出端703输出信号ckpo ；
[0058]所述第二支路上依次串联第五与非门80和第六与非门90:
[0059]所述第五与非门80的第一输入端801用于接收系统产生的时钟ckni，第五与非门80的第二输入端802耦合至时钟控制信号产生电路LI的第一与非门40的输出端403，用于接收所述时钟控制信号产生电路LI的第一与非门40输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作并将操作结果cknib输出，第五与非门80的输出端803耦合至第六与非门90的第一输入端901 ；
[0060]所述第六与非门90的第一输入端901 I禹合至第五与非门80的输出端803,第六与非门90的第二输入端902 I禹合至时钟控制信号产生电路LI的第二反相器30的输出端302，用于接收所述时钟控制信号产生电路LI的第二反相器30输出的时钟控制信号enl，对两个输入端输入的信号执行与非操作并输出操作结果，第六与非门90的输出端903输出信号 ckno ；
[0061]上述的ckpi和ckni为一对差分时钟信号，ckpo和ckno为一对差分信号。
[0062]较佳地，作为一种可实施方式。所述边沿D触发器为上升沿D触发器。
[0063]所述上升沿D触发器允许在触发信号CP触发上升沿来到前一瞬间加载输入信号。所述上升沿D触发器在理想情况下的输出信号仅取决于触发信号CP的上升沿到来时刻的输入信号，而在CP变化前后,输入信号的变化对触发器的输出都不产生影响。
[0064]较佳地，作为一种可实施方式。所述第四与非门也可用一个非门电路替代。
[0065]图2逻辑电路LI中包括上升沿D触发器。当enable有效时，时钟控制信号产生电路LI准备利用时钟信号ckni对异步时钟控制信号enck执行相应的调整操作。当时钟脉冲的上升沿到达时，若D=I，则触发器输出Q的次态为I ;若0=0，则触发器输出Q的次态为O。所述上升沿D触发器的特性方程为:Qn+1=D。这时，若时钟信号ckni的上升沿到达D触发器，则enCk0=enCk，所以系统的异步时钟控制信号enck从逻辑0变化到逻辑I时，上升沿D触发器会在触发信号ckni信号上升沿的触发下引起enckO从逻辑0变化到逻辑I ;系统的异步时钟控制信号enck从逻辑I变化到逻辑0时，上升沿D触发器会在触发信号ckni信号上升沿的触发下引起enckO从逻辑I变化到逻辑O。参见图4，可以看出enckO同ckni的波形关系。
[0066]在本发明实施例中，参见图2、图3和图4，本发明电路由时钟控制信号产生电路和时钟控制电路2个模块构成，其中时钟控制信号产生电路输出时钟控制信号enO和enl给时钟控制电路。
[0067]enable为系统的使能信号，当enable无效时,D触发器的输出enckO为逻辑0,时钟控制信号enO和enl为逻辑0，这样时钟控制电路的输出信号ckpo为逻辑0，ckno为逻辑1，保持为差分信号。
[0068]为了保证差分时钟信号的第一个时钟周期和最后一个时钟周期完整，本发明实施例的主要原理在于使enO的逻辑电平变化发生在ckpi的逻辑0区间，而enl的逻辑电平变化发生在cknib的逻辑0区间。本发明实施例电路的具体工作原理如图4所示，下面以时钟控制信号enck从逻辑0变化到逻辑I和时钟控制信号enck从逻辑I变化到逻辑0这两种情况来介绍本发明的具体工作原理:
[0069]情况一:
[0070]时钟控制信号产生电路处于准备状态，enckO等于逻辑0，时钟控制信号enck从逻辑0变化到逻辑I。由于D触发器使用ckni的上升沿(等效为ckpi的下降沿)对信号enck采样，D触发器的输出延迟TCK_Q会保证其输出enckO从逻辑0到逻辑I的变化发生在触发信号ckpi从逻辑I到逻辑0的变化之后。在enckO发生从逻辑0到逻辑I的变化之前，enckO等于逻辑0，则第二与非门的输出为逻辑I，第一与非门的输出enO为逻辑0，因此enckO发生从逻辑0到逻辑I的变化，会引起第一反相器的输出从逻辑I变化到逻辑0，导致第一与非门的输出enO发生从逻辑0到逻辑I的变化，并且enO发生从逻辑0到逻辑I变化的时刻应当在enckO发生从逻辑0到逻辑I变化的时刻之后，这样enO从逻辑0到逻辑I的变化一定发生在触发信号ckpi从逻辑I到逻辑0的变化之后，即enO会在ckpi的逻辑0区间从逻辑0变化到逻辑I。由于enO发生逻辑0到逻辑I的变化时，ckpi 一直为逻辑0，则第三与非门的输出不会发生变化，ckpo维持为逻辑0 ;当enO维持在逻辑I状态时，输出时钟ckpo的逻辑电平等于ckpi的逻辑电平。这样时钟信号ckpi通过时钟控制电路输出时钟ckpo，并且保证了输出时钟ckpo的第一个时钟周期完整。
[0071]在enckO发生从逻辑0到逻辑I变化之前，第二与非门的输出为逻辑I，第一与非门的输出enO为逻辑O。在第二与非门的输入信号enckO发生从逻辑0到逻辑I变化的时亥IJ，由于第二与非门的另一输入信号enO为逻辑0，则第二与非门的输出为逻辑I。当enO发生从逻辑0到逻辑I的变化时，由于第二与非门的两个输入信号同时为逻辑1，则第二与非门的输出为逻辑0，输出信号enl为逻辑I。因此enO发生的从逻辑0到逻辑I的变化需要通过第二与非门和第二反相器两级门延迟引起enl发生从逻辑0到逻辑1，而enO发生的从逻辑0到逻辑I的变化只需要通过第五与非门一级门延迟引起cknib发生从逻辑I到逻辑0的变化。由于enO从逻辑0到逻辑I的变化导致的cknib的从逻辑I到逻辑0的变化要早于enO的变化导致的enl从逻辑0到逻辑I的变化，这样enl会在cknib的逻辑0区间从逻辑0变化到逻辑I。当enO和enl维持在逻辑I状态时，输出时钟ckno的逻辑电平等于ckni的逻辑电平。这样时钟信号ckni通过时钟控制电路输出时钟ckno，并且保证了输出时钟ckno的第一个时钟周期完整。
[0072]由于ckni和ckpi为差分时钟信号，所以时钟控制信号enck完成从逻辑0到逻辑I的变化后，ckpo和ckno也为差分时钟,并且ckpo和ckno的第一个时钟周期均是完整的。
[0073]情况二:
[0074]时钟控制信号产生电路已处于工作状态，enckO、enO和enl均等于逻辑1，时钟控制信号enck从逻辑I变化到逻辑O。由于D触发器使用ckni的上升沿(等效为ckpi的下降沿)对信号enck采样，D触发器的输出延迟Tck_q会保证其输出enckO从逻辑I到逻辑0的变化发生在触发信号Ckpi从逻辑I到逻辑O的变化之后。在enckO发生从逻辑I到逻辑0的变化之前，enO等于逻辑1，第二与非门的输出等于逻辑O。常规电路中与非门的门级延迟大于反相器，因此enckO发生从逻辑I到逻辑0的变化引起的第一反相器输出从逻辑0到逻辑I变化的时刻，第二与非门的输出维持为逻辑0，第一与非门的输出enO维持为逻辑I。在enckO发生从逻辑I到逻辑0的变化引起第二与非门的输出从逻辑0变化到逻辑I的时刻，由于第一与非门与第一反相器输出相连的输入信号为逻辑I (与非门的门级延迟大于反相器)，则第一与非门的两个输入同时为逻辑1，第一与非门的输出enO从逻辑I变化为逻辑O。同样由于常规电路中与非门的门级延迟大于反相器，第二与非门的输出从逻辑0到逻辑I的变化引起enO从逻辑I到逻辑0的变化要晚于enl从逻辑I到逻辑0的变化。由于enckO从逻辑I到逻辑0的变化发生在触发信号ckni从逻辑0到逻辑I的变化之后，则enO和enl从逻辑I到逻辑0的变化也发生在触发信号ckni从逻辑0到逻辑I的变化之后。在enO为逻辑I时，ckni发生从逻辑0到逻辑I的变化会导致cknib产生逻辑I到逻辑0的变化；而在ckni变为逻辑I之后，enO发生从逻辑I到逻辑0的变化会导致cknib产生逻辑0到逻辑I的变化，这样cknib就会在ckni的上升沿和enO的下降沿之间形成一个逻辑0区间。由于enl从逻辑I到逻辑0的变化要早于enO从逻辑I到逻辑0的变化，这样enl会在cknib的逻辑0区间从逻辑I变化到逻辑0，这样输出时钟ckno可保证最后一个时钟周期完整。同时由于enO从逻辑I到逻辑0的变化发生在ckpi的逻辑0区间，这样输出时钟ckpo也可保证对应的最后一个时钟周期完整。
[0075]当enO和enl维持在逻辑0状态时，输出时钟ckpo维持在逻辑0电平,ckno维持在逻辑I电平，ckpo和ckno为差分信号。
[0076]本领域技术人员应该可以理解，综上所述，Enck为系统发出的异步时钟控制信号。系统要求当enck从逻辑0变化到逻辑I时，差分时钟信号ckpi和ckni通过时钟控制电路输出差分时钟信号ckpo和ckno,并且输出的差分时钟信号ckpo和ckno从第一个时钟周期开始每个周期都是完整的；当enck从逻辑I变化到逻辑0时，输出的差分时钟信号ckpo和ckno的最后一个时钟周期是完整的，并且ckpo和ckno保持为差分信号。本发明有效解决了异步控制信号对差分时钟进行打开和关闭功能时，第一个时钟周期和最后一个时钟周期的完整。
[0077]举例来说，假设异步时钟控制信号没有经过时钟控制信号产生电路的处理直接作用于时钟控制电路，enO和enl直接与enck相连。
[0078]当enck的上升沿发生在ckpi的逻辑I区间时，由于第三与非门的两个输入信号同时为逻辑1，则其输出由逻辑I变为逻辑0，ckpo由逻辑0变为逻辑1，即ckpo的第一个上升沿发生在ckpi逻辑I区间内(即晚于ckpi的上升沿,早于ckpi的下降沿)；而当enck完成上升沿翻转后，ckpo等于ckpi。这样ckpo的第一个上升沿和第二个上升沿之间的时间间隔(即ckpo的第一个时钟周期)必然小于ckpi相邻两个上升沿之间的时间间隔(即ckpi的一个完整的时钟周期)。
[0079]当enck的下降沿发生在ckpi的逻辑I区间时,第三与非门的输出会在enck的逻辑0作用下发生从逻辑0到逻辑I的变化，进一步造成输出信号ckpo发生从逻辑I到逻辑0的变化，即ckpo的最后一个下降沿发生在ckpi的逻辑I区间(即晚于ckpi的上升沿，早于ckpi的下降沿),而当enck完成下降沿翻转之前,ckpo等于ckpi。这样ckpo的最后一个下降沿和倒数第二个下降沿之间的时间间隔(即Ckp0的最后一个时钟周期)必然小于Ckpi相邻两个下降沿之间的时间间隔(即Ckpi的一个完整的时钟周期)。
[0080]本发明实施例将会避免上述举例说明的这两种情况的发生。
[0081]基于同一发明构思，本发明实施例还提供了差分时钟信号的调整方法，由于此方法解决问题的原理与前述一种差分时钟信号调整电路的各项功能相似，因此，此方法的实施可以通过前述调整电路具体功能实现，重复之处不再赘述。
[0082]相应地，作为一种可实施方式。本发明实施例提供的差分时钟信号的调整方法，如图5所示，所述方法包括如下步骤:
[0083]步骤S100、所述时钟控制信号产生电路接收外部系统发送的使能信号enable、异步时钟控制信号enck及差分时钟信号ckni，将使能信号进行处理输出对应的时钟控制信号 enO、enl ；
[0084]步骤S200、所述时钟控制电路接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理,输出的差分信号ckpo和ckno的第一个时钟周期和最后一个时钟周期完整；
[0085]较佳地，作为一种可实施方式。在所述步骤SlOO中，还包括如下步骤:
[0086]步骤S101、所述时钟控制信号产生电路接收外部系统产生的使能信号enable时，当enable有效时，时钟控制信号产生电路启动执行相应的调整操作；当enable无效时，时钟控制信号产生电路关闭。
[0087]本发明实施例提供的一种差分时钟信号调整电路及差分时钟信号调整方法，其中包括:时钟控制信号产生电路，用于接收系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni,将使能信号进行处理最终输出对应的时钟控制信号enO、enl ;时钟控制电路，用于接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及系统产生的差分时钟信号ckpi及ckni并进行调整处理，最终输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。本发明实施例提供的调整电路及差分时钟信号的调整方法通过对电路合理的结构设计，最终输出逻辑差分时钟信号的第一个时钟周期和最后一个时钟周期完整。
[0088]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
【权利要求】
1.一种差分时钟信号调整电路，其特征在于，包括时钟控制信号产生电路和时钟控制电路，其中: 所述时钟控制信号产生电路，用于接收外部系统发送的使能信号enable、异步时钟控制信号enck及时钟信号ckni，将异步时钟控制信号enck进行处理最终输出对应的时钟控制信号enO、enl ； 所述时钟控制电路，用于接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理，输出第一个时钟周期和最后一个时钟周期完整的差分信号ckpo和ckno。
2.根据权利要求1所述的差分时钟信号调整电路，所述差分时钟信号调整电路集成在一个电路系统中，其特征在于，所述时钟控制信号产生电路接收外部系统产生的使能信号enable ； 当enable有效时，时钟控制信号产生电路处于准备状态并准备利用时钟信号ckni对异步时钟控制信号enck执行相应的调整操作； 当enable无效时，时钟控制信号产生电路处于关闭状态。
3.根据权利要求1所述的差分时钟信号调整电路，其特征在于，所述时钟控制信号产生电路包括边沿D触发器、第一反相器、第二反相器、第一与非门及第二与非门，其中: 所述边沿D触发器，用于接收系统产生的时钟信号ckni及异步时钟控制信号enck，输出信号enckO ;所述边沿D触发器的第一输入端用于接收外部系统产生的异步时钟控制信号enck，第二输入端用于接收外部系统产生的时钟信号ckni ;所述边沿触发器输出端耦合至所述第一反相器的输入端及第二与非门的第一输入端； 所述第一反相器的输入端耦合至所述边沿D触发器的输出端，并对接收的信号enckO执行反相操作并将反相操作结果输出，所述第一反相器输出端耦合至第一与非门的第二输入端; 所述第一与非门的第二输入端耦合至所述第一反相器的输出端，所述第一与非门的第一输入端耦合至第二与非门的输出端，并对两个输入端接收信号执行与非操作，将操作结果enO信号输出；所述第一与非门的输出端耦合至第二与非门的第二输入端及时钟控制电路； 所述第二与非门的第一输入端耦合至所述边沿D触发器的输出端，所述第二与非门的第二输入端I禹合至第一与非门的输出端，并对输入信号enO和enckO执行与非操作，将操作结果输出；所述第二与非门的输出端耦合至第一与非门的第一输入端及第二反相器的输入端; 所述第二反相器的输入端耦合至第二与非门的输出端，对输入信号执行反相操作enl信号输出；所述第二反相器的输出端耦合至时钟控制电路。
4.根据权利要求1或2所述的差分时钟信号调整电路，其特征在于，所述时钟控制电路包括第一支路和第二支路，所述第一支路上包括第三与非门、第四与非门；所述第二支路上包括第五与非门和第六与非门，其中: 所述第一支路上依次串联第三与非门和第四与非门: 所述第三与非门的第一输入端用于接收系统产生的时钟ckpi，所述第三与非门的第二输入端耦合至时钟控制信号产生电路的第一与非门的输出端，用于接收所述时钟控制信号产生电路的第一与非门输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作将操作结果输出；所述第三与非门的输出端耦合至第四与非门的第一输入端； 所述第四与非门的第一输入端耦合至第三与非门的输出端，所述第四与非门的第二输入端接收的信号始终为高电平信号，对两个输入端输入的逻辑信号执行与非操作并输出操作结果；所述第四与非门的输出端输出信号ckpo ； 所述第二支路上依次串联第五与非门和第六与非门: 所述第五与非门的第一输入端用于接收系统产生的时钟ckni，所述第五与非门的第二输入端耦合至时钟控制信号产生电路的第一与非门的输出端，用于接收所述时钟控制信号产生电路的第一与非门输出的时钟控制信号enO，对两个输入端输入的信号执行与非操作并将操作结果cknib输出；所述第五与非门的输出端耦合至第六与非门的第一输入端； 所述第六与非门的第一输入端耦合至第五与非门的输出端；所述第六与非门的第二输入端耦合至时钟控制信号产生电路的第二反相器的输出端，用于接收所述时钟控制信号产生电路的第二反相器输出的时钟控制信号enl，对两个输入端输入的信号执行与非操作并输出操作结果；所述第六与非门的输出端输出信号ckno ； 所述的ckpi和ckni为一对差分时钟信号，ckpo和ckno为一对差分信号。
5.根据权利要求3所述的差分时钟信号调整电路，其特征在于，所述边沿D触发器为上升沿D触发器。
6.根据权利要求4所述的差分时钟信号调整电路，其特征在于，所述第四与非门也可用一个非门电路替代。
7.一种差分时钟信号的调整方法，其特征在于，包括如下步骤:` 步骤S100、所述时钟控制信号产生电路接收外部系统发送的使能信号enable、异步时钟控制信号enck及差分时钟信号ckni，将使能信号进行处理输出对应的时钟控制信号enO、enl ； 步骤S200、所述时钟控制电路接收所述时钟控制信号产生电路产生的时钟控制信号enO、enl及外部系统产生的差分时钟信号ckpi及ckni并进行调整处理,输出的差分信号ckpo和ckno的第一个时钟周期和最后一个时钟周期完整。
8.根据权利要求7所述的时钟信号的调整方法，其特征在于，在所述步骤SlOO中，还包括如下步骤: 步骤S101、所述时钟控制信号产生电路接收外部系统产生的使能信号enable时，当enable有效时，时钟控制信号产生电路启动执行相应的调整操作；当enable无效时，时钟控制信号产生电路关闭。
【文档编号】H03L7/06GK103684426SQ201210362896
【公开日】2014年3月26日 申请日期:2012年9月26日 优先权日:2012年9月26日
【发明者】倪陈志, 王洪魁 申请人:珠海全志科技股份有限公司