专利名称：应用于信号处理芯片的高速信号采样和同步的架构及方法
技术领域：
本发明涉及集成电路设计领域，具体涉及一种在信号处理芯片内部进行高速信号采样、同步的架构和采用该架构进行高速信号采样和同步的方法。
背景技术：
随着芯片设计技术和制造工艺的飞速发展，芯片内部的处理速度越来越快，工作主频越来越高。高速数模转换(ADC)芯片能够提供的数据量越来越大，输出速率超过1GHz，采样精度超过IObit的ADC也越来越多。对于如此大的数据量，如何在其进入信号处理芯片后能够保持数据的稳定性，并且在需要多路ADC时如何保证各路数据之间的同步性，已经成为在高速数字信号处理领域必须解决的首要问题。传统的同步处理采用布线等长处理的手段，这种方法在信号速率不是太高时很有效，但在信号速率变高的情况下，容易受到生产工艺和环境温度的影响，在高速信号处理中变得不再可靠。
发明内容
本发明要解决的技术问题是针对于现有技术中信号处理芯片架构存在高速信号采样不稳定及多路信号不能同步的不足，提供一种实现多路高速信号采样和同步输出的高速信号采样和同步的架构。本发明要解决的另一个技术问题是提供了一种采用上述架构进行高速信号采样和同步的方法。为了达到上述发明目的，本发明采用的一个技术方案是提供一种应用于信号处理芯片的高速信号采样和同步的架构，其特征在于包括可调延时链模块、与可调延时链模块连接的异步FIFO模块、与异步FIFO模块连接的读控制信号产生单元、用于接收启动信号并开始计数的第一计数器和与第一计数器连接的内部自启动信号产生单元，内部自启动信号产生单元与异步FIFO模块连接。在本发明的高速信号采样和同步的架构中，所述可调延时链模块由若干个延时单 元串联组成。在本发明的高速信号采样和同步的架构中，所述异步FIFO模块包括第二计数器、与第二计数器连接的写使能产生模块和与写使能产生模块连接的非空状态信号产生单元；所述第二计数器和写使能产生模块分别与内部自启动信号产生单元连接；所述非空状态信号产生单元与读控制信号产生单元连接。在本发明的高速信号采样和同步的架构中，所述第二计数器为四位计数器。在本发明的高速信号采样和同步的架构中，所述第一计数器为八位计数器。本发明采用的另一个技术方案是提供一种采用上述架构进行高速信号采样和同步的方法，其特征在于，该方法包括
Ca)对每路ADC信号,可调延时链模块对ADC时钟信号进行可调延时处理,使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC数据和ADC时钟；
(b)当第一计数器计数到256时，内部自启动信号产生单元产生timeout信号，并将该信号传输至异步FIFO模块，同时启动每路异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；
(c)当多路异步FIFO模块产生的非空状态信号均为I时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。本发明采用的另一个技术方案是提供一种采用上述架构进行高速信号采样和同步的方法，其特征在于，该方法包括
(I )对每路ADC信号,可调延时链模块对ADC时钟信号进行可调延时处理,使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC·数据、ADC时钟和ADC同步信号；
(II )将每路的ADC数据、ADC同步信号和延时后的ADC时钟输入到异步FIFO模块；当ADC同步信号为1，启动该路的异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；
(III)当第一计数器计数到256时，内部自启动信号产生单元产生timeout信号，此时判断每路异步FIFO模块是否都有数据写入，如果有异步FIFO模块没有写入数据，启动第二计数器，计数到16时，强制启动各路写使能产生模块，对所有异步FIFO模块进行写操作；
(IV)当多路异步FIFO模块产生的非空状态信号均为I时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。综上所述，本发明提供的应用于信号处理芯片的高速信号采样和同步的架构及方法完成了 ADC时钟信号的可调延时处理，并通过异步FIFO模块进行异步写入，同步读取，实现单路信号采样的稳定性和多路信号之间的同步性，使高速信号的传输更稳定、更可靠。
图I为本发明-实施例提供的高速信号采样和同步的架构的系统框图。图2为本发明-实施例提供的可调延时链模块的系统框图。图3为本发明-实施例提供的延时单元的逻辑图。图4为本发明-实施例提供的延时单元的系统框图。图5为本发明-实施例提供的异步FIFO模块的系统框图。
具体实施例方式下面结合具体实施例对本发明的具体实施方式
做详细地描述
参见图1，本发明提供的应用于信号处理芯片的高速信号采样和同步的架构包括可调延时链模块、异步FIFO模块、读控制信号产生单元、内部自启动信号产生单元和第一计数器；该架构对输入的5路ADC信号进行采样和同步处理。其中，可调延时链模块用于对输入的ADC时钟信号进行可调延时处理，使得ADC时钟和ADC数据可以保持精确的相位关系，从而使单路信号能够被准确无误地采样；其中，可调延时链的总长度控制在I个时钟周期，这样可以控制时钟在任何工作条件下总能通过调节延时链的长度对ADC数据进行采样(延时)；可调延时链有多少个延时单元取决于每个延时单元的延时大小。异步FIFO模块用于对多路ADC信号进行时钟上升沿和下降沿采样，并异步写入、同步读取来完成多路ADC信号的同步；异步FIFO模块包括第二计数器、与第二计数器连接的写使能产生模块和与写使能产生模块连接的非空状态信号产生单元；第二计数器和写使能产生模块分别与内部自启动信号产生单元连接；非空状态信号产生单元与读控制信号产生单元连接；第二计数器为四位计数器。第一计数器用于接收启动信号adc_start启动第一计数器,当计数到256时，内部自启动信号产生单元产生time out信号，该信号用于强制复位每路异步FIFO模块的写使能；第一计数器为八位计数器。读控制信号产生单元用于根据各路异步FIFO模块提供的非空状态信号产生数据 有效信号和读地址；当5路异步FIFO模块的非空状态信号都为I时，即5路异步FIFO模块都写入了数据，则数据有效信号为1，此时将8位的读地址置为00000001，之后每个时钟周期，读地址左移一位。外部提供同步模式信号，该信号为I时，为同步模式，该模式下ADC信号包括ADC数据、ADC时钟和ADC同步信号；该信号为O时，为非同步模式，该模式下ADC信号包括ADC数据和ADC时钟。下面分别对同步模式和非同步模式下的本发明的架构进行高速信号采样和同步的方法进行详细描述
同步模式下，每路输入的ADC信号中包括ADC同步信号，可根据该同步信号进行数据采集。每路ADC时钟经过可调延时链模块的延时处理，使得与ADC数据保持精确的相位关系。将每路的ADC数据、延迟后的ADC时钟和ADC同步信号输入到各自的异步FIFO模块；异步FIFO模块的写操作主要由同步信号控制，当同步信号为1，启动该路的异步FIFO模块的写操作，只要向异步FIFO模块中写入了数据，则此路的异步FIFO模块向外提供的非空状态信号置I ;如果有任何一路没有检测到同步信号，那么该路就不会启动该路的异步FIFO模块的写操作，从而也不会启动读操作。同时，另一个启动信号adC_start启动八位计数器，该计数器记数到256时，判断是否有一路或几路异步FIFO模块的写操作没有启动，如果没有启动，则启动四位计数器，计数到16时，即延迟16个时钟周期，此时强制启动每路写使能产生模块，对所有异步FIFO模块进行写操作；而异步FIFO模块的读操作必须要等到各路的异步FIFO模块中都有有效数据时才会开始执行，即各路异步FIFO模块向外提供的非空状态信号均为1，此时读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。非同步模式下，每路输入的ADC信号不包括ADC同步信号，输入的ADC信号只有ADC数据和ADC时钟，此时需要用户手动启动数据采集。异步FIFO模块的写操作完全是由启动信号adc_start来决定。启动信号adc_start启动八位计数器,当记数到256时,会同时启动各路异步FIFO模块的写操作，其写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；当多路异步FIFO模块产生的非空状态信号均为I时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。
另外，如图2和图3所示，可调延时链模块的结构由若干个延时单元串联组成，每个延时单元对输入到端口 in的信号进行延时处理，这里的选择信号sel[n]用于确定采用多少个延时单元。图4为由与非门和反相器构成的延时单元的系统框图，当sel信号为O时，与非门I的输出恒为1，端口 in的输入信号在与非门I处被阻断了。端口 in的输入信号经过2个反相器(反相器I和反相器2)的延时到达端口 pass，而端口 return的输入信号经过2个与非门(与非门2和与非门3)的延时到达端口 out ;当sel信号为I时，反相器3的输出为0，则与非门2的输出恒为I,即端口 return的输入信号被与非门2阻断了。端口 in的输入信号经过两个与非门(与非门I和与非门3)延时到达端口 out。同时，端口 in的输入信号经过两个反相器(反相器I和反相器2)延时到达端口 pass。但是，由于return端口的输入信号已经被阻断了，因此端口 pass的输出信号不能输出到最终的输出端口。因此，如果某个延时单元的选择信号sel为1，则该延时单元为采用的最后一个延时单元，其右边的延时单元不用。
例如，对于500MHz的时钟，I个时钟周期等于2ns,如果每个延时单元的延时是
O.Ins,则共需2 / O. I = 20个延时单元,所以用32个延时单元已经足够能完成相位的调整。每个延时单兀有一位选择信号sel [η],共32位选择信号sel [31:0]。工作时,选择信号sel [31:0]中仅有一位为I, sel [n]=l左边的延时单元被用于延时操作,而右边的延时单元不用。此外，异步FIFO模块实现每路ADC数据的时钟上升沿、下降沿采样和同步输出，如图5所示ADC时钟经过反相器之后，产生与之反相的时钟信号^fMADC时钟和与之反相的时钟信号作为2个12位寄存器(寄存器A和寄存器B)的触发时钟信号，然后用这2个寄存器对输入的12位ADC数据进行寄存，从而实现对输入的ADC数据进行时钟上升沿和下降沿采样，得到2路12位的数据。寄存器A (或寄存器B)的输出信号在写控制信号wcrtl [7:0]的控制下，分别顺序写入8个寄存器0，……，7 (或寄存器8，……，15)中。选择器根据读地址从8个寄存器中选择一个寄存器的输出数据送入到数据输出逻辑。当数据有效信号为I时(即5路异步FIFO模块都为非空状态时)，将时钟上升沿和下降沿采样的数据合并为24位数据输出。在同步模式下，即同步模式信号为1，当time_0ut信号为I时，四位计数器开始计数。如果同步信号为1，或者4位计数器计数到16时，写使能产生模块提供的写使能信号置1，对16个寄存器进行写操作，同时非空状态信号置为1，提示该异步FIFO模块中有数据。写控制信号产生逻辑提供8位写控制信号wcrtl [7:0],每位写控制信号wcrtl [η]同时控制2个寄存器(即寄存器η和寄存器η+8，分别存储上升沿和下降沿采样的数据)，这8位写控制信号wcrtl [7:0]同时只有I位为I，其余均为0，初始状态为0000 0001，即对应寄存器O(或寄存器8);当写使能信号有效时，每个时钟周期写控制信号wcrtl [7:0]循环向左边移一位。寄存器A(或寄存器B)的输出数据存入到写控制信号为I所对应的寄存器中。例如，当wcrtl[n]=l时，寄存器A的输出数据存入到寄存器η中，寄存器B的输出数据存入到寄存器η+8中。四位计数器计数到16时，8位写控制信号wcrtl [7:0]回到0000 0001，即这时从寄存器O (或寄存器8)开始写数据。虽然结合具体实施例对本发明的具体实施方式
进行了详细地描述，但并非是对本专利保护范围的限定。在权利要求书所限定的范围内，本领域的技术人员不经创造性劳动即可做出的各种修改或调整仍 受本专利的保护。
权利要求
1.一种应用于信号处理芯片的高速信号采样和同步的架构，其特征在于包括可调延时链模块、与可调延时链模块连接的异步FIFO模块、与异步FIFO模块连接的读控制信号产生单元、用于接收启动信号并开始计数的第一计数器和与第一计数器连接的内部自启动信号产生单元，内部自启动信号产生单元与异步FIFO模块连接。
2.根据权利要求I所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于所述可调延时链模块由若干个延时单元串联组成。
3.根据权利要求I所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于所述异步FIFO模块包括第二计数器、与第二计数器连接的写使能产生模块和与写使能产生模块连接的非空状态信号产生单元；所述第二计数器和写使能产生模块分别与内部自启动信号产生单元连接；所述非空状态信号产生单元与读控制信号产生单元连接。
4.根据权利要求3所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于所述第二计数器为四位计数器。
5.根据权利要求I所述的应用于信号处理芯片的高速信号采样和同步的架构，其特征在于所述第一计数器为八位计数器。
6.采用权利要求I所述架构进行高速信号采样和同步的方法，其特征在于，该方法包括Ca)对每路ADC信号,可调延时链模块对ADC时钟信号进行可调延时处理,使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC 数据和ADC时钟；(b)当第一计数器计数到256时，内部自启动信号产生单元产生timeout信号，并将该信号传输至异步FIFO模块，同时启动每路异步FIFO模块的写操作，写入数据的异步FIFO 模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；(c)当多路异步FIFO模块产生的非空状态信号均为I时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。
7.采用权利要求I所述架构进行高速信号采样和同步的方法，其特征在于，该方法包括(I )对每路ADC信号,可调延时链模块对ADC时钟信号进行可调延时处理,使ADC时钟和ADC数据保持精确的相位关系；同时，启动信号启动第一计数器；其中，ADC信号包括ADC 数据、ADC时钟和ADC同步信号；(II)将每路的ADC数据、ADC同步信号和延时后的ADC时钟输入到异步FIFO模块；当 ADC同步信号为1，启动该路的异步FIFO模块的写操作，写入数据的异步FIFO模块产生非空状态信号1，并将该信号传输至读控制信号产生单元；(III)当第一计数器计数到256时，内部自启动信号产生单元产生timeout信号，此时判断每路异步FIFO模块是否都有数据写入，如果有异步FIFO模块没有写入数据，启动第二计数器，计数到16时，强制启动各路写使能产生模块，对所有异步FIFO模块进行写操作；(IV)当多路异步FIFO模块产生的非空状态信号均为I时，读控制信号产生单元产生数据有效信号和读地址，并传输给异步FIFO模块，进行数据的同步输出。
全文摘要
本发明公开了一种应用于信号处理芯片的高速信号采样和同步的架构，其特征在于包括可调延时链模块、与可调延时链模块连接的异步FIFO模块、与异步FIFO模块连接的读控制信号产生单元、用于接收启动信号并开始计数的第一计数器和与第一计数器连接的内部自启动信号产生单元，内部自启动信号产生单元与异步FIFO模块连接。该架构完成了ADC时钟信号的可调延时处理，并通过异步FIFO模块进行异步写入，同步读取，实现单路信号采样的稳定性和多路信号之间的同步性，使高速信号的传输更稳定、更可靠。
文档编号H03M1/54GK102931994SQ20121036314
公开日2013年2月13日 申请日期2012年9月26日 优先权日2012年9月26日
发明者吕继平, 陈俊宇, 文建澜, 邸晓晓, 吴新春 申请人:成都嘉纳海威科技有限责任公司