专利名称：一种时钟切换电路的制作方法
技术领域：
一种时钟切换电路技术领域[0001]本实用新型属于数字集成电路领域，尤其是涉及一种无毛刺的时钟切换电路。
背景技术：
[0002]数字电路通常工作在不同的时钟域。在许多情况下，这些电路需要在不同时钟间切换。而这些时钟通常是由同一个时钟分频而得来的，在普通的时钟分频电路中，通常是通过数据选择器完成最后时钟的选择。普通的数据选择器虽然能够完成对输入时钟信号的切换，但是由于输入时钟频率的差异，以及选择控制信号的非同步，很容易在切换的过程中造成时钟信号有毛刺或者相邻跳变沿之间的距离远小于适中的半周期。这个不稳定的时钟切换过程容易造成误触发事件，并且会影响电路的稳定性。实用新型内容[0003]本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种结构简单、性能稳定和应用灵活的时钟切换电路。[0004]为实现上述目的，本实用新型可采用的技术方案是:[0005]一种时钟切换电路，所述时钟切换电路包括第一级触发器、第二级逻辑电路和第三级数据选择器，其中所述第一级触发器包括奇、偶两路触发器；所述第一级触发器的输入端分别连接原时钟信号、复位信号、分频信号和分频时钟信号，所述第一级触发器产生奇偶分频信号并输入所述第二级逻辑电路；所述第二级逻辑电路的输入端连接奇偶选择信号并在所述奇偶选择信号控制下输出延时后的分频信号；所述延时后的分频信号、原时钟信号和分频时钟信号连接所述第三级数据选择器的输入端，在所述延时后的分频信号的控制下，所述第三级数据选择器选择输出所述原时钟信号和分频时钟信号中的一路信号。[0006]优选地，在所述的时钟切换电路中，所述第三级数据选择器为二选一数据选择电路。[0007]优选地，在所述的时钟切换电路中，所述第一级触发器为D型触发器。[0008]优选地，在所述的时钟切换电路中，当分频倍数大于3时，所述时钟切换电路还设有用于记录有效边沿个数的计数器。[0009]本实用新型的时钟切换电路具有硬件结构简单、配置灵活和性能稳定的优点。[0010]应当认识到，本实用新型以上各方面中的特征可以在本实用新型的范围内自由组合，而并不受其顺序的限制一只要组合后的技术方案落在本实用新型的实质精神内。
[0011]下面将结合附图及实施例对本实用新型的时钟切换电路作进一步说明，附图中:[0012]图1为时钟转换过程示意图，TO和Tl时刻的转换分别为无毛刺转换和有毛刺转换；[0013]图2为本实用 新型的时钟切换电路的逻辑结构图；[0014]图3为本实用新型的时钟切换电路的具体电路结构图；[0015]图4为本实用新型的时钟切换电路的时钟切换信号时序图；[0016]图5为本实用新型的时钟切换电路的偶分频示意图，分别为二倍频和六倍频的示意图；[0017]图6为本实用新型的时钟切换电路的奇分频示意图。
具体实施方式
[0018]
以下结合附图和具体实施方式
，进一步阐明本实用新型，应理解这些实施方式仅用于说明本实用新型而不用于限制本实用新型的范围，在阅读本实用新型之后，本领域的技术人员对本实用新型的各种等价形式的修改均落于本申请的权利要求所限定的范围。[0019]图1所示为时钟的转换过程示意图。本实用新型讨论的时钟切换基于以下条件:即两路时钟信号，其中一路是由另一路分频而得来的，因此两路信号相位近似一致。要想实现在这样的两路或多路信号间切换过程无毛刺产生，其核心思想和方法是:要求切换时钟的选择信号的跳变沿发生在两路信号同电平的周期中。如图1所示:若两路时钟电平一致时，例如从TO时刻，此时进行切换，时钟能够无毛刺转换；相反，若选择信号的跳变沿发生时，例如从Tl时刻，两路信号的电平不一致，则切换过程会产生毛刺，这样即会影响电路的稳定性。因此，本实用新型基于此思想，分奇偶两种分频方式(分别为下降沿触发和上升沿触发)，该转换方式保证了选择信号的跳变沿落在两时钟电平一致时，这样就实现了无毛刺的转换过程。具体的电路结构如下图2和图3所示。[0020]如图2所示，本实用新型采用三级同步电路级联。分频信号NOTDIV连接第一级电路(第一级触发器)的输入端，当需要进行时钟切换时，分频信号NOTDIV变化一次电平，在输入的时钟信号的同步触发下，分别通过两路触发器对奇偶分频信号进行赋值，根据实际工作时分频倍数的不同，分为奇偶两种情况，这两种情况下，具体时钟切换的方式不同。从第一级电路(第一级触发器)输出之后，进入第二级逻辑电路，通过奇偶选择信号进行选择，输出的信号连接最后数据选择器的选择端，并选择输出为原时钟还是分频时钟。此时选择信号已经经过延时，并保证此时两路时钟信号电平一致，所以此时进行时钟间的切换并不会产生毛刺。[0021]图3所示为本实用新型的具体电路图。第一级电路(第一级触发器)包括奇偶两个触发器，对原时钟信号elk分别进行上升沿触发和下降沿触发。第二级逻辑电路包括用来选择奇偶信号一个与门和或门。第三级电路(数据选择器)为用来对输出的时钟信号进行选择的一个二选一数据 选择器，实际中可以按照需要选择更多路数的数据选择器。该电路中包含的信号有:复位信号reset,分频信号notdiv,原时钟信号elk,分频时钟信号divclk,奇偶选择信号evenorodd,输出信号为切换过程无毛刺的时钟信号outclk。分频时钟信号divclk由原时钟信号elk分频得来，奇偶选择信号用来对第一级的两路输出进行选择，选择其中一路作为第三级数据选择器的片选信号。具体介绍第一级触发电路，第一级电路分为奇偶两路，两路触发器都对时钟信号CLK和复位信号RESET敏感，但两路的触发方式不同。当电路为奇分频时，检测时钟信号的下降沿，当检测到时钟信号的下降沿时，判断分频信号NOTDIV和分频时钟信号DIVCLK，其中，规定只有在分频时钟信号DIVCLK信号为低电平时才能切换，在此条件下，判断分频信号NOTDIV信号的电平高低，此信号为高代表输出原时钟，此信号为低代表输出分频时钟；同理，当电路为偶分频时，检测时钟信号的上升沿，当检测到时钟信号的上升沿时，判断分频信号NOTDIV和分频时钟信号DIVCLK，其中，规定只有在分频时钟信号DIVCLK为低电平时才能切换，在此条件下，判断分频信号NOTDIV的电平高低，此信号为高代表输出原时钟，此信号为低代表输出分频时钟；奇偶两路的赋值完全一致，所不同的是触发方式，奇分频对下降沿进行触发，偶分频对上升沿进行触发，这是由分频方式不同决定的。具体下文中详述。[0022]从图4中所知，当需要切换时钟时，分频信号NOTDIV发生变化，此时并不切换时钟信号，而是在原时钟的触发边沿时，此边沿同时要保证两路信号的同电平，对奇偶分频信号进行赋值，再通过逻辑电路选择一路输出给多路选择器，完成一次完整的无毛刺转换。在本使用新型中，可以在多个相位一致频率不同的时钟间进行切换，只需按照实际需求在最后放置多路选择器，因为此多路选择器的选择信号经过延时，能够保证跳变时两路信号间切换无毛刺。[0023]由于本应用的核心思想是要求在两路时钟电平一致时的跳变沿才进行时钟间切换，因此，本设计的关键是找到特定的elk时钟的跳变沿，在此时刻转换能够使输出时钟无毛刺。我们规定在divclk为低电平时对elk时钟的跳变沿进行判断，因为这样更为方便。[0024]如图5所示，设当前状态为偶分频，且分频倍数为两倍，即divclk信号的频率是Clk信号的一半，当divclk信号为低时，elk信号上升沿到来，模块判断notdiv信号，若notdiv信号为零，即要求分频，则触发器将notdiv_even赋值为0,经过第二级电路的奇偶选择，由于是二分频，evenorodd信号选择notdiv_even,输出给第三级电路,经过数据选择器输出为分频时钟，而此时刻的elk信号和divclk信号同为高电平，因此转换过程无毛刺产生，而且对notdiv_even和notdiv_odd的赋值是在检测到elk的跳变沿之后的，因此此时elk已经变化为与divclk同电平，因此不会产生毛刺。以上为由原时钟向分频时钟转换的过程，相反的转换也是同样的过程，只不过notdiv_even变化为I。[0025]偶数分频中2分频只是一个特例，更为常见的更高倍数偶分频，这要更为复杂一些，若分频倍数为4、6、8*“.等时,需要一个额外的counter计数器，以此对divclk信号为低电平时的elk上升沿进行计数，只有到最后一个上升沿时才能对notdiv_even信号进行赋值，同时对counter计数器进行清零。因为只有最后一个上升沿时divclk才跳变为高，若计数值还没到就赋值会使转换过程出现毛刺。计数器Counter的赋值由分频系数决定，分频倍数越大，counter计 数器所需计的数越多，所需的位数也越多，但一般的分频倍数都不会太高，因此通常counter计数器只需2到3位就可满足，所需硬件也极为简单。即在图5中的T2时刻进行转换会产生毛刺，而在T3、T4时刻转化不会产生毛刺。[0026]以上为偶分频的详细过程，奇分频与偶分频不同之处在于，奇分频有两种情况，而其中一种情况并不适用于上升沿检测，因此要对奇分频进行下降沿检测，这也是第一级电路(第一级触发器)要分奇偶两个触发器的原因。[0027]如图6所示，电平高低正好相反的两种情况都属于三分频，而下面一种情况当divclk信号为低时不能用上升沿进行检测，因此对奇分频要用下降沿检测，而下降沿检测对两种情况都可以适用，如图所示，当divclk为低电平时，检测到Clk信号的第一个下降沿时，两路时钟电平一致，此时刻进行转换不会出现毛刺，如在T5时刻触发。而且，与偶分频不同的是，奇分频是判断两路信号都为低时就可转换，因此不需计数器counter对下降沿进行计数，只需检测到第一个下降沿就可进行转换，奇分频最低倍数为三分频，也能检测到一个下降沿。[0028]以上为时钟转换的具体过程，不同于其他时钟切换电路的是，本实用新型的切换电路对时钟切换进行一个微小的延时，以找到一个特定的时刻点进行时钟间的切换，以实现无毛刺的转换过程，从描述中也可看出，本应用配置灵活，硬件极为简单，只需两个简单地触发器和极少量的逻辑·门就可实现。
权利要求1.一种时钟切换电路，其特征在于:所述时钟切换电路包括第一级触发器、第二级逻辑电路和第三级数据选择器，其中所述第一级触发器包括奇、偶两路触发器；该第一级触发器的输入端分别连接原时钟信号、复位信号、分频信号和分频时钟信号，该第一级触发器产生奇偶分频信号并输入所述第二级逻辑电路；该第二级逻辑电路的输入端连接奇偶选择信号并在所述奇偶选择信号控制下输出延时后的分频信号；该延时后的分频信号、原时钟信号和分频时钟信号连接所述第三级数据选择器的输入端，在该延时后的分频信号的控制下，所述第三级数据选择器选择输出所述原时钟信号和分频时钟信号中的一路信号。
2.根据权利要求1所述的时钟切换电路，其特征在于:所述第三级数据选择器为二选一数据选择电路。
3.根据权利要求1或2所述的时钟切换电路，其特征在于:所述第一级触发器为D型触发器。
4.根据权利要求1所述的时钟 切换电路，其特征在于:当分频倍数大于3时，所述时钟切换电路还设有用于记录有效边沿个数的计数器。
专利摘要本实用新型公开了一种时钟切换电路，包括第一级触发器、第二级逻辑电路和第三级数据选择器，所述第一级触发器包括奇、偶两路触发器；所述第一级触发器的输入端分别连接原时钟信号、复位信号、分频信号和分频时钟信号，所述第一级触发器产生奇偶分频信号并输入所述第二级逻辑电路；所述第二级逻辑电路的输入端连接奇偶选择信号并在所述奇偶选择信号控制下输出延时后的分频信号；所述延时后的分频信号、原时钟信号和分频时钟信号连接所述第三级数据选择器的输入端，在所述延时后的分频信号的控制下，所述第三级数据选择器选择输出所述原时钟信号和分频时钟信号中的一路信号。本实用新型的时钟切换电路具有硬件结构简单、配置灵活和性能稳定的优点。
文档编号H03K23/00GK203117836SQ201220705460
公开日2013年8月7日 申请日期2012年12月19日 优先权日2012年12月19日
发明者王镇, 刘新宁, 王政, 茅锦亮, 陆书芳, 罗孝松, 孙曹钧 申请人:江苏东大集成电路系统工程技术有限公司