用于将各种中断源组合成单一中断源及组合各种信号源以控制驱动强度的逻辑装置制造方法

用于将各种中断源组合成单一中断源及组合各种信号源以控制驱动强度的逻辑装置制造方法
【专利摘要】一种处理器包含：RISC?CPU核心；及多个外围设备，其包含可配置逻辑单元外围设备。所述可配置逻辑单元外围设备可经配置以将多个输入组合成单一输出。所述可配置逻辑单元可为可编程的以用作多个预定逻辑功能中的一者。
【专利说明】用于将各种中断源组合成单一中断源及组合各种信号源以控制驱动强度的逻辑装置
[0001]相关串请案交叉参考
[0002]本发明主张2011年4月21日提出申请的标题为“用于将各种中断源组合成单一中断源及组合各种信号源以控制驱动强度的逻辑装置(A Logic Device for CombiningVarious Interrupt Sources Into a Single Interrupt Source and Various SignalSources to Control Drive Strength) ”的第61/477，780号美国临时专利申请案的优先权，所述临时专利申请案的全文并入本文中。本申请案涉及:2012年4月18日提出申请的标题为“从十六个输入选择四个信号(Selecting Four Signals From Sixteen Inputs)”的共同待决的第13/449,687号美国专利申请案；2012年4月18日提出申请的标题为“可配置逻辑单元(Configurable Logic Cells) ”的第13/449，850号美国专利申请案；及2012年4月18日提出申请的标题为“可配置逻辑单元(Configurable Logic Cells) ”的第13/449，993号美国专利申请案，所有所述专利申请案均与本文同时提出申请且以全文引用的方式并入本文中。
【技术领域】
[0003]本发明涉及可配置逻辑单元，且更特定来说涉及一种用于I)将各种中断源组合成单一源及2)组合各种信号源以控制驱动强度的逻辑装置。
【背景技术】
[0004]现代微处理器及微控制器包含若干个中断源，但通常这些中断源本质上全部为单一的。举例来说，计时器中断仅仅来自计时器，且I/o中断仅仅来自1/0引脚。然而，在许多情形中，需要信号的组合以便致使(或防止)发生中断，且此通常是使用具有相当大的复杂度及费用的软件或类经编程状态机的操作来完成。众所周知，这些系统难以写入及调试。
[0005]另外，现代微处理器包含由各种子系统或1/0控制寄存器作为源的若干个输出。通常，提供专用寄存器(位)以控制I/o引脚的驱动强度(还称转换速率)，或停用(三态)输出，此又可需要相当大的复杂度及费用。

【发明内容】

[0006]通过根据本发明的实施例的系统及方法在很大程度上克服现有技术中的这些及其它缺陷。
[0007]根据所主张的实施例，一种处理器包含:RISC CPU核心；及多个外围设备，其包含可配置逻辑单元外围设备。所述可配置逻辑单元外围设备可经配置以将多个输入组合成单
一输出。
[0008]在一些实施例中，所述多个输入包括1/0端口、振荡器输出、系统时钟或外围设备输出，且所述单一输出包括1/0端口、夕卜围设备输入或系统时钟。在一些实施例中，所述单一输出控制输出端口处的驱动强度。在一些实施例中，所述单一输出控制输出端口处的转换速率。
[0009]在一些实施例中，所述可配置逻辑单元可为可编程的以用作多个预定逻辑功能中的一者。所述可配置逻辑单元外围设备可为可经由一个或一个以上软件寄存器或经由非易失性存储器配置。
[0010]此非易失性存储器可经静态地连接以用于配置。在一些实施例中，可读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。在一些实施例中，在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。
【专利附图】

【附图说明】
[0011]通过参考附图，可较佳地理解本发明，且所属领域的技术人员可易知本发明的众多目标、特征及优点。在不同图式中使用相同的参考符号指示相似或相同的物项。
[0012]图1图解说明包含可配置逻辑单元的示范性集成电路。
[0013]图2图解说明包含可配置逻辑单元的集成电路中的示范性数据及地址线。
[0014]图3图解说明包含可配置逻辑单元的示范性模块。
[0015]图4A及图4B图解说明可配置逻辑单元的软件控制及配置。
[0016]图5A及图5B图解说明用单一软件控制的功能替换两个经静态配置功能的可配置逻辑单元的示范性逻辑功能。
[0017]图6A到图6D图解说明示范性可配置逻辑单元的逻辑功能组合选项。
[0018]图7A到7D图解说明示范性可配置逻辑单元的逻辑功能状态选项。
[0019]图8图解说明用示范性可配置逻辑单元实施的示范性JK触发器应用及时序。
[0020]图9是示范性集成电路引脚配置的图。
[0021]图10图解说明多个可配置逻辑单元的示范性输出寄存器使用。
[0022]图11图解说明可配置逻辑单元的示范性级联。
[0023]图12图解说明使用可配置逻辑单元以组合中断请求。
[0024]图13图解说明使用可配置逻辑单元以控制端口性质。
【具体实施方式】
[0025]现在转到图式，且尤其注意图1，其展示根据本发明的实施例的处理器或微控制器100的图。处理器100包含可体现为RISC核心的处理器核心(MCU) 102。处理器核心102经由总线106耦合到一个或一个以上芯片上外围装置，例如模拟外围设备108及数字外围设备110。处理器100可进一步包含一个或一个以上芯片上存储器装置103，其可实施为可编程快闪存储器。
[0026]另外，如下文将更详细地解释，处理器100进一步包含用作外围装置且耦合到总线106的一个或一个以上可配置逻辑单元(CLC) 104。也就是说，可配置逻辑单元104可像其它外围装置一样寻址且为系统提供逻辑功能。如下文将更详细地论述，可配置逻辑单元104可编程以实施多种逻辑功能。举例来说，这些功能可包含“与”、“或”、“异或”功能以及D、JK及SR存储。
[0027]处理器100进一步包含一个或一个以上输入及/或输出116、118、120、122、124以及相关联端口驱动器、输入控制件114等。
[0028]在所图解说明的实施例中，可配置逻辑单元104接收来自外部引脚124、数字外围设备110的输入及来自处理器核心102的复位。举例来说，这些输入可包含互补波形产生器(CWG)源、数据信号调制器(DSM)源及直接数字合成(DDS)/计时器时钟输入。一股来说，输入可来自I/O引脚、寄存器位、其它外围设备及内部时钟。
[0029]另外，可配置逻辑单元104可将数字输出提供到模拟外围设备108、数字外围设备110及处理器核心102中的一者或一者以上。可将额外输出(例如转换速率、上拉三态阈值等)提供到端口驱动器112，而可将其它输出提供到外部引脚118。
[0030]因此，一股来说，可配置逻辑单元104可接收来自任何子系统(例如数字外围设备、I/O端口或内部状态位或复位信号)的输入，举例来说，包含振荡器输出、系统时钟等，且将输出提供到I/o引脚、外围设备、处理器核心中断、I/O端口控制功能、状态信号、系统时钟及甚至提供到其它可配置逻辑单元(未展示)。
[0031]如上所述，在一些实施例中，可配置逻辑单元104像其它外围装置一样寻址且可在运行时间配置。在一些实施例中，可配置逻辑单元104可使用一个或一个以上特殊功能寄存器(未展示)在运行时间配置。因此，可配置逻辑单元104完全集成到处理器地址及数据总线中。可基于应用的需要而静态地应用或实时地更新配置。
[0032]在一些实施例中，可配置逻辑单元104的配置可来自软件寄存器或非易失性存储器。在一些实施例中，可读取存储器且将数据传送到配置寄存器。在其它实施例中，存储器可经静态地连接以用于配置(如同在通用逻辑阵列/可编程逻辑阵列(GAL/PAL)中)。此外，在一些实施例中，在初始配置之后，软件可更新配置。
[0033]如此，在一些实施例中，将系统信号及I/O信号路由到可配置逻辑单元104，如图2中所展示。接着，可配置逻辑单元104执行所配置的逻辑并提供输出。特定来说，图2中展示包含处理器核心102、编程快闪存储器203及外围设备202的处理器100。编程快闪存储器203经由编程地址线/总线205及编程数据线/总线207耦合到处理器核心102。
[0034]在所图解说明的实例中，外围设备包含计时器202a、数据存储器202b、比较器202c及可配置逻辑单元104。所述外围设备通过数据地址线/总线206及数据线/总线204耦合到处理器核心102。可配置逻辑单元104可接收来自外围设备208或来自输入引脚124的其它个别输入。因此，软件及其它外围设备可将输入供应到可配置逻辑单元104。可配置逻辑单元104执行经配置逻辑运算且提供输出312。
[0035]如上所述，可配置逻辑单元实施一个或一个以上逻辑功能且可与处理器核心的状态无关地如此操作，例如当处理器核心处于睡眠或调试模式中时。如下文将更详细地论述，可配置逻辑单元包含可编程以实施多种功能(例如单门、多门、触发器等)的布尔逻辑。
[0036]更特定来说，图3图解说明根据一个实施例的可配置逻辑单元环境。可配置逻辑单元104接收来自多个选择器302的四个通道输入304Lx0UTl、Lx0UT2、Lx0UT3及LxOUT4。到选择器302的输入可来自信号208及1/0124。在一些实施例中，选择器为多路复用器及/或可配置门。举例来说，在一些实施例中，选择器302可将输入clc in208的数目从八个减少到四个304以驱动八个可选择单输出功能中的一者。关于选择器302的特定实施方案的其它细节可在2012年4月17日提出申请的标题为“从十六个输入中选择四个信号(Selecting Four Signals from Sixteen Inputs) ” 的共同转让、共同待决的第_号专利申请案中找到，所述专利申请案犹如在本文中完全陈述一样特此以全文引用的方式并入本文中。
[0037]在所图解说明的实例中，可配置逻辑单元104接收来自一个或一个以上控制寄存器315的控制输入LCMODE < 2:0 > 314及LCEN316。将可配置逻辑单元104的输出LxDATA与LCEN输入316进行“与”运算。将“与”门308的输出与来自控制寄存器315的控制信号LCPOL进行“异或”运算且接着作为CLCxOUT输出，下文更详细地解释所有这些。
[0038]如上所述，实施例允许可配置逻辑单元的实时配置。也就是说，通过可从微处理器存取的寄存器提供配置且可基于(举例来说)外部输入、一天中的时间、系统的温度、与其它事件的重合度或来自远程控制主机的命令更新配置。
[0039]图4A及图4B示意性地图解说明此操作。特定来说，展示包含处理器核心102及可配置逻辑单元104的处理器100。处理器100具有到处理器核心102的I/O输入406及到可配置逻辑核心104的一对输入124a、124b。可配置逻辑单元104输出到引脚412。
[0040]在操作中，I/O引脚406的状态可用以设定可配置逻辑核心功能。在所图解说明的实例中，当I/O输入406的逻辑状态为“O”时，处理器核心102向一个或一个以上寄存器(例如图3的LxMode寄存器314)写入以致使可配置逻辑单元104实施“与”功能402，使得引脚412上的输出为输入A124a与B124b的逻辑“与”(AB)。相比之下，当I/O输入406的逻辑状态为“I”时，处理器核心102向一个或一个以上寄存器写入以致使可配置逻辑单元104实施“或”功能404，使得引脚412上的输出为输入A124a与B124b的逻辑“或” (A+B)。如可了解，一旦功能被设定，可配置逻辑单元104即实施经配置功能，而不管处理器核心102的功能如何。
[0041]有利地，本发明的实施例的可配置逻辑单元104允许对软件的动态配置及直接存取，从而允许软件在系统正运行时重新配置个别门及反相器。也就是说，本发明的实施例的可配置逻辑单元允许在不需要微处理器接口的情况下对内部配置及信号路径的实时软件存取。
[0042]举例来说，如图5A中所展示，用于实施两个功能((A*B) +C) ’与((A*B) ’ +C) ’的微处理器接口的静态配置需要两个版本502、504，其包含“与”门506、510、“或非”门508、514及反相器512。
[0043]相比之下，图5B中展示用于实施所述功能的示范性可配置逻辑单元104。可配置逻辑单元104包含“与”门552、“异或”门554及“或非”门556。输入A及B提供到“与”门552，而输入C提供到“或非”门556。“与”门552的输出提供到“异或”门554，而“异或”门554将其输出提供到“或非”门556的输入。另外，直接软件(SW)输入558 (例如，来自控制寄存器)提供到“异或”门554的输入。以此方式，使用单一电路实施电路502、504的两个功能且还允许直接软件控制。
[0044]图6A到6D中展示用于特定四输入可配置逻辑单元的示范性组合选项。更特定来说，在一些实施例中，LxMODE <2:0 >配置寄存器314(图3)定义所述单元的逻辑模式。当LxMODE = 000时，可配置逻辑单元实施“与-或”功能。当LxMODE = 001时，所述单元实施“或-异或”功能。当LxMODE = 010时，所述单元实施“与”;当LxMODE = 011时，所述单元为RS锁存器。
[0045]对应地，可配置逻辑单元104可并入有多个状态逻辑功能。参考图7A到7D来展示这些功能。所述状态功能包含具有异步设定(S)及复位(R)的D触发器(图7A)及JK触发器(图7B)两者。输入通道I(LCOUTl)提供上升沿时钟。如果需要下降沿，那么可在通道逻辑(未展示)中使通道I(LCOUTl)反相。输入通道2 (LC0UT2)及有时通道4 (LC0UT4)将数据提供到寄存器或锁存器输入。
[0046]当LCMODE = 100时，所述单元实施具有S及R的单输入D触发器。当LCMODE =101时，所述单元实施具有R的双输入D触发器。当LCMODE= 110时，所述单元实施具有R的JK触发器。当LCMODE = 111时，所述单元实施具有S及R的单输入透通锁存器(输出Q在LE为低时遵循D且在LE为高时保持状态)。
[0047]图8图解说明根据本发明的实施例的JK触发器的实例性操作。特定来说，展示包含具有输入806、输出802及时钟804的JK触发器800的时钟门控实例。输出802为门控FCLK/2。
[0048]可根据图7B配置JK触发器，其中时钟为LC0UT1、J输入为LC0UT2且K输入(反相)为LC0UT4。如可看出，输出802始终包含整数个循环。应注意，可实施其它逻辑及状态功能。因此，所述图仅为示范性的。
[0049]如上所述，在一些实施例中，每一可配置逻辑单元104具有可从八个可用信号的群集选择的四个输入以及一个输出，但可能有其它数目个信号及输入。然而，在一些实施例中，集成电路封装仅包含四个输入-输出引脚。也就是说，集成电路封装包含用于输出的一个引脚及用于输入的三个引脚。此通过实例的方式展示于图9中，集成电路900包含引脚RA0、RAl、RA2、RA3、Vss及VdcL举例来说，RAO到RA2可为输入，且RA3可为输出。到可配置逻辑单元104的其它输入来自内部数据总线上的其它外围设备。在其中集成电路包含一个以上外围逻辑单元的一些实施例中，输入可来自其它外围逻辑单元，如下文将更详细地论述。应注意，可采用不同封装配置。此外，可配置逻辑单元可具有比具体展示的更多或更少的输入及输出。因此，所述图仅为示范性的。
[0050]在包含一个以上外围逻辑单元104的实施方案中，可需要软件能够实质上同时读取多个单兀输出。
[0051]因此，根据本发明的实施例，可提供经组合输出寄存器。此展示于图10中，其图解说明三个可配置逻辑单元1002a、1002b、1002c。应注意，可提供多于或少于三个。因此，所述图仅为示范性的。
[0052]每一可配置逻辑单元1002a、1002b、1002c分别包含可配置逻辑单元104a、104b、104c。每一者进一步分别包含输出CLC0UTA、CLC0UTB、CLC0UTC。在其中仅采用一个可配置逻辑单元的实施方案中，所述输出分别提供到相关联输出寄存器1004a、1004b、1004c。
[0053]然而，当一个以上可配置逻辑单元在使用中时，输出另外提供到可配置逻辑单元实例外部的共用寄存器1006。也就是说，输出寄存器1006含有个别输出寄存器1004的内容的镜像副本。
[0054]寄存器1006经配置使得同时对可配置逻辑单元的输出全部进行取样。通过在逻辑单元中的每一者的实例外部提供经组合输出寄存器1006，可实质上同时读取其经组合输出。
[0055]另外，通过提供具有除外部引脚以外的输入的多个可配置逻辑单元，可级联所述单元以创建复杂组合。此通过实例的方式展示于图11中。[0056]特定来说，图11中展示包含多个可配置逻辑单元1102a、1102b、1102c、1102d的系统1100，每一可配置逻辑单元分别包含对应可配置逻辑单元104a、104b、104c、104d。如所展示，可配置逻辑单元104a将其输出提供到可配置逻辑单元104b及104c，而可配置逻辑单元104b将输出提供到外部引脚1106以及提供到可配置逻辑单元104c及可配置逻辑单元104d的输入。另外，可配置逻辑单元104d将其输出提供到输出线，例如，提供到另一外围设备或处理器核心。
[0057]如可见，可配置逻辑单元104a、104b、104c、104d中的每一者具有四个输入且可接收来自输入引脚1104a、1104b、1104c，来自其它可配置逻辑单元，或来自其它芯片上及外围装置的输入信号。
[0058]应注意，虽然在特定配置中展示了四个外围逻辑单元，但实际上数目及配置可变化。因此，所述图仅为示范性的。
[0059]如上所述，可配置逻辑单元104可接收来自I/O引脚或其它外围设备输出的输入，且将输出提供到I/O引脚、外围设备、处理器核心中断、I/O端口控制功能，及甚至其它可配置逻辑单元。
[0060]有利地，可配置逻辑单元104可用以使用逻辑功能、锁存器或触发器组合多个可用中断源，且产生到微处理器的单一中断。举例来说，当外部信号处于逻辑‘0’时可阻断计时器中断，且当所述信号处于逻辑‘I’时允许所述计时器中断。
[0061]图12中展示使用窗口比较器1204的实例。如已知，窗口比较器将输入信号与低参考电压及高参考电压进行比较。如果电压高于高参考，那么所述窗口比较器将产生致使产生中断1206的比较器1204a的输出，且如果电压低于低参考，那么所述窗口比较器将产生致使产生中断1208的比较器1204b的输出。
[0062]经适合配置的可配置逻辑单元1214可组合所述中断使得仅产生一个中断请求1216。如上所述，可使用多种功能中的软件来配置可配置逻辑单元1214以允许对多达四个信号的“与”、“或”及“异或”运算，包含允许状态存储器及序列机的基于寄存器的逻辑(触发器及锁存器)。在所图解说明的实例中，来自(例如)控制寄存器1218的软件阈值启用控制位作为输入提供到可配置逻辑单元1214。
[0063]一股来说，可配置逻辑单元1214可通过软件配置及视需要重新配置或与其它类似可配置逻辑单元组合以增加可用输入的数目。在一些实施例中，可配置逻辑单元1214可使用各种逻辑功能及其它特征组合二到四个输入信号以形成到微处理器的单一中断。
[0064]此外，如上所述，可能需要控制输出引脚上的转换速率/驱动强度。转换速率是输出电压随时间的改变速率。如已知，输出驱动强度确定所得信号的转换速率(低驱动强度转变为高转换速率，且反之亦然)。通常，这些是通过个别装置或寄存器控制位个别地起作用来控制的。然而，根据本发明的可配置逻辑的一些实施例通过组合来自多个源(例如PWM或软件)的输入而指派可配置逻辑单元以控制转换速率(即，使其较快或较慢)。
[0065]图13中更特定地对此进行图解说明。如所展示，可配置逻辑单元1304将输出提供到引脚/驱动器1302。代替控制寄存器，可指派另一可配置逻辑单元1306以控制引脚性质，例如驱动强度、三态操作、上拉、输入阈值或其它性质。
[0066]因此，可配置逻辑单元可通过以类似于上文所论述的方式的方式实施逻辑功能、锁存器或触发器组合若干个信号，来提供可控制引脚1302的操作且因而控制驱动强度以及其它性质的信号。在一些实施例中，提供功能集合以允许对多达四个信号的“与”、“或”及“异或”运算以及允许状态存储器及序列机的基于寄存器的逻辑(触发器及锁存器)。
[0067]如上所述，可配置逻辑单元可通过软件配置及视需要重新配置或与其它类似逻辑装置组合以增加可用输入的数目。因此，如所展示，根据一些实施例的可配置逻辑单元可组合二到四个输入信号(例如，来自PWM及软件)以形成可用以控制微处理器I/O引脚的驱动强度(转换速率)及/或三态操作的单一信号。
[0068]虽然已图解说明用于移动计算装置的特定实施方案及硬件/软件配置，但应注意可能有其它实施方案及硬件配置且不需要特定实施方案或硬件/软件配置。因此，实施本文中所揭示的方法的移动计算装置可能并不需要所图解说明的所有组件。
[0069]如本文中所使用，无论在上文说明书中还是所附权利要求书中，术语“包括”、“包含”、“携载”、“具有”、“含有”、“涉及”及诸如此类应理解为开端型，即，意指包含但不限于。仅过渡性短语“由…组成”及“基本上由…组成”应分别视为排他性过渡性短语，如在美国专利局专利审查程序手册中关于权利要求书所陈述。
[0070]在权利要求书中对序数术语(例如“第一”、“第二”、“第三”等)的任何使用来修饰权利要求元素本身并非暗示一个权利要求元素相对于另一权利要求元素的任何优先级、优先顺序或次序或者执行方法的动作的时间次序。而是，除非另有具体说明，否则这些序数术语仅用作区分具有某一名称的一个权利要求元素与具有同一名称(除使用序数术语以外)的另一元素的标记。
【权利要求】
1.一种处理器，其包括: RISC CPU 核心； 多个外围设备，所述多个外围设备包含可配置逻辑单元外围设备； 其中所述可配置逻辑单元外围设备经配置以将多个输入组合成单一输出。
2.根据权利要求1所述的处理器，其中所述多个输入包括I/O端口、振荡器输出、系统时钟或外围设备输出，且所述单一输出包括I/O端口、外围设备输入或系统时钟。
3.根据权利要求1所述的处理器，其中所述单一输出控制输出端口处的驱动强度。
4.根据权利要求1所述的处理器，其中所述单一输出控制输出端口处的转换速率。
5.根据权利要求1所述的处理器，所述可配置逻辑单元可编程以用作多个预定逻辑功能中的一者。
6.根据权利要求1所述的处理器，所述可配置逻辑单元外围设备可经由一个或一个以上软件寄存器配置。
7.根据权利要求1所述的处理器，所述可配置逻辑单元外围设备可经由非易失性存储器配置。
8.根据权利要求7所述的处理器，其中所述非易失性存储器经静态地连接以用于配置。
9.根据权利要求7所述的 处理器，其中读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。
10.根据权利要求1所述的处理器，其中在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。
11.一种处理器，其包括: 中央处理单元CPU核心； 多个外围设备，其经由一个或一个以上总线耦合到所述CPU核心，所述多个外围设备包含至少一个可配置逻辑单元外围设备； 其中所述可配置逻辑单元外围设备经配置以将多个输入组合成单一输出。
12.根据权利要求11所述的处理器，其中所述多个输入包括I/o端口、振荡器输出、系统时钟或外围设备输出，且所述单一输出包括中断、I/o端口、外围设备输入或系统时钟。
13.根据权利要求11所述的处理器，其中所述单一输出控制输出端口处的驱动强度。
14.根据权利要求11所述的处理器，其中所述单一输出控制输出端口处的转换速率。
15.根据权利要求11所述的处理器，所述可配置逻辑单元可编程以用作多个预定逻辑功能中的一者。
16.根据权利要求11所述的处理器，所述可配置逻辑单元外围设备可经由一个或一个以上软件寄存器配置。
17.根据权利要求11所述的处理器，所述可配置逻辑单元外围设备可经由非易失性存储器配置。
18.根据权利要求17所述的处理器，其中所述非易失性存储器经静态地连接以用于配置。
19.根据权利要求17所述的处理器，其中读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。
20.根据权利要求11所述的处理器，其中在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。
21.一种供在处理器系统中使用的方法，其包括: 在控制寄存器中设定一个或一个以上位； 使用所述控制寄存器中的所述一个或一个以上位来定义由可配置逻辑单元实施的功能，所述功能包括多个组合及逻辑功能状态； 其中所述可配置逻辑单元经配置以将多个输入组合成单一输出。
22.根据权利要求21所述的方法，其中所述多个输入包括I/O端口、振荡器输出、系统时钟或外围设备输出，且所述单一输出包括I/O端口、外围设备输入或系统时钟。
23.根据权利要求21所述的方法，其中所述单一输出控制输出端口处的驱动强度。
24.根据权利要求21所述的方法，其中所述单一输出控制输出端口处的转换速率。
25.根据权利要求21所述的方法，所述可配置逻辑单元可编程以用作多个预定逻辑功能中的一者。
26.根据权利要求21所述的方法，所述可配置逻辑单元外围设备可经由一个或一个以上软件寄存器配置。
27.根据权利要求21所述的方法，所述可配置逻辑单元外围设备可经由非易失性存储器配置。
28.根据权利要求27所述的方法，其中静态地连接所述非易失性存储器以用于配置。
29.根据权利要求27所述的方法，其中读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。
30.根据权利要求21所述的方法，其中在初始配置之后，可经由软件更新所述可配置逻辑单元外围设备的所述配置。
【文档编号】H03K19/177GK103477562SQ201280019045
【公开日】2013年12月25日 申请日期:2012年4月19日 优先权日:2011年4月21日
【发明者】凯文·李·基尔泽, 肖恩·斯蒂德曼, 杰罗尔德·S·兹德内克, 维维安·德尔波特, 齐克·伦德斯特鲁姆, 法尼·杜芬哈格 申请人:密克罗奇普技术公司