开关电路的制作方法
【专利摘要】本发明提供一种能进一步减小导通电阻与布线间电容之积的开关电路。开关电路具备源布线，所述源布线设置在第三布线层，在第二方向上延伸，并与第七通孔布线的另一端连接。开关电路具备漏布线，所述漏布线设置在第三布线层，与源布线相邻地在第二方向上延伸，并与第八通孔布线的另一端和第九通孔布线的另一端连接。第四布线不位于与漏布线相对的区域，第五和第六布线不位于与源布线相对的区域。
【专利说明】开关电路
[0001]相关申请的交叉引用
[0002]本申请基于并要求日本专利申请2012-120822号(申请日:2012年5月28日)的优先权。本申请参照该基础申请而包含基础申请的全部内容。
【技术领域】
[0003]本发明涉及一种开关电路。
【背景技术】
[0004]开关电路的性能由导通电阻和布线间电容来表现，该导通电阻与布线间电容之积成为重要指标。
[0005]例如，在用MOSFET构成开关电路的情况下，在其工序中决定了导通电阻以及布线间电容的基础值。MOSFET上 的布线所产生的导通电阻和布线间电容的影响也不能忽视。特别是工序微细化越先进布线越接近，因此有布线间电容增加的趋势。
【发明内容】
[0006]本发明提供一种能进一步减小导通电阻与布线间电容之积的开关电路。
[0007]实施方式涉及的开关电路具备半导体衬底。开关电路具备第一栅电极，所述第一栅电极隔着栅绝缘膜设置在所述半导体衬底上，在第一方向上延伸。开关电路具备第二栅电极，所述第二栅电极隔着栅绝缘膜设置在所述半导体衬底上，在所述第一方向上延伸。开关电路具备第一通孔( )布线，所述第一通孔布线的一端与所述半导体衬底的源区域连接，所述源区域在第二方向上与所述第一栅电极和所述第二栅电极相邻。开关电路具备第二通孔布线，所述第二通孔布线的一端与所述半导体衬底的第一漏区域连接，所述第一漏区域在与所述源区域相反的一侧，在所述第二方向上与所述第一栅电极相邻。开关电路具备第三通孔布线，所述第三通孔布线的一端与所述半导体衬底的第二漏区域连接，所述第二漏区域在与所述源区域相反的一侧，在所述第二方向上与所述第二栅电极相邻。开关电路具备第一布线，所述第一布线设置在所述半导体衬底的上方的第一布线层，在所述第一方向上延伸，并与所述第一通孔布线的另一端连接。开关电路具备第二布线，所述第二布线设置在所述第一布线层，与所述第二通孔布线的另一端连接，并在所述第一方向上延伸。开关电路具备第三布线，所述第三布线设置在所述第一布线层，与所述第三通孔布线的另一端连接，并在所述第一方向上延伸。开关电路具备第四通孔布线，所述第四通孔布线的一端与所述第一布线连接。开关电路具备第五通孔布线，所述第五通孔布线的一端与所述第二布线连接。开关电路具备第六通孔布线，所述第六通孔布线的一端与所述第三布线连接。开关电路具备第四布线，所述第四布线设置在所述第一布线层的上方的第二布线层，在所述第一方向上延伸，并与所述第四通孔布线的另一端连接。开关电路具备第五布线，所述第五布线设置在所述第二布线层，在所述第一方向上延伸，并与所述第五通孔布线的另一端连接。开关电路具备第六布线，所述第六布线设置在所述第二布线层，在所述第一方向上延伸，并与所述第六通孔布线的另一端连接。开关电路具备第七通孔布线，所述第七通孔布线的一端与所述第四布线连接。开关电路具备第八通孔布线，所述第八通孔布线的一端与所述第五布线连接。开关电路具备第九通孔布线，所述第九通孔布线的一端与所述第六布线连接。开关电路具备源布线，所述源布线设置在所述第二布线层的上方的第三布线层，在所述第二方向上延伸，并与所述第七通孔布线的另一端连接。开关电路具备漏布线，所述漏布线设置在所述第三布线层，与所述源布线相邻地在所述第二方向上延伸，并与所述第八通孔布线的另一端和所述第九通孔布线的另一端连接。
[0008]所述第四布线不位于与所述漏布线相对的区域，所述第五和第六布线不位于与所述源布线相对的区域。
【专利附图】
【附图说明】
[0009]图1是示出第一实施方式涉及的开关电路100的配置结构的一例的平面图。
[0010]图2是示出沿图1的第二方向Y的Zl-Zl线的剖面的一例的剖视图。
[0011]图3是示出沿图1的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
[0012]图4是示出第二实施方式涉及的开关电路200的配置结构的一例的平面图。
[0013]图5是示出沿图4的第二方向Y的Zl-Zl线的剖面的一例的剖视图。
[0014]图6是示出沿图4的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
[0015]图7是示出第三实施方式涉及的开关电路300的配置结构的一例的平面图。
[0016]图8是示出沿图7的第二方向Y的Zl-Zl线的剖面的一例的剖视图。
[0017]图9是示出沿图7的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
【具体实施方式】
[0018]以下，基于附图，对实施方式进行说明。
[0019](第一实施方式)
[0020]图1是示出第一实施方式涉及的开关电路100的配置结构的一例的平面图。此外，图2是示出沿图1的第二方向Y的Zl-Zl线的剖面的一例的剖视图。此外，图3是示出沿图1的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
[0021]再有，在图1中，关于图2和图3中示出的源区域S、第一、第二漏区域D1、D2、栅绝缘膜1、第一至第三通孔布线Vl?V3、第一、第二追加布线AL1、AL2、第十、第十一通孔布线AV1、AV2，为了使附图简单而未在图中示出。
[0022]如图1至图3所示，开关电路100包括:半导体衬底1、栅绝缘膜1、第一栅电极G1、第二栅电极G2、第一布线L1、第二布线L2、第三布线L3、第四布线L4、第五布线L5、第六布线L6、第七布线L7、第八布线L8、第九布线L9、第一通孔布线V1、第二通孔布线V2、第三通孔布线V3、第四通孔布线V4、第五通孔布线V5、第六通孔布线V6、第七通孔布线V7、第八通孔布线V8、第九通孔布线V9、源布线SL、漏布线DL、第十通孔布线AV1、第十一通孔布线AV2、第一追加布线AL1、第二追加布线AL2、第一母线BL1、以及第二母线BL2。
[0023]再有，开关电路100的上述各结构之间例如被层间绝缘膜(未图示)填满。
[0024]半导体衬底I例如是SOI衬底。在该半导体衬底I上形成有活性区域AA，该活性区域AA形成有源区域S和第一、第二漏区域Dl、D2。该活性区域AA被未图示的元件分离绝缘膜在第一方向X和第二方向Y上进行划分。再有，所述第一方向X和第二方向Y例如大致正交。
[0025]第一栅电极Gl隔着栅绝缘膜i设置在半导体衬底I上，在第一方向X上延伸。
[0026]第二栅电极G2隔着栅绝缘膜i设置在半导体衬底I上，在第一方向X上延伸。
[0027]再有，第一栅电极Gl经由通孔布线VG与栅布线LGl连接。此外，第二栅电极G2经由通孔布线VG与栅布线LG2连接。即，所述第一栅电极Gl和第二栅电极G2电连接。
[0028]此外，第一通孔布线Vl的下部(一端)与半导体衬底I的源区域S连接，所述源区域S在第二方向Y上与第一栅电极Gl和第二栅电极G2相邻。
[0029]第二通孔布线V2的下部(一端)与半导体衬底I的第一漏区域Dl连接，所述第一漏区域Dl在第二方向Y上，在与源区域S相反的一侧与第一栅电极Gl相邻。
[0030]第三通孔布线V3的下部(一端)与半导体衬底I的第二漏区域D2连接，所述第二漏区域D2在第二方向Y上，在与源区域S相反的一侧与第二栅电极G2相邻。
[0031]再有，例如，半导体衬底1、源区域S、第一漏区域D1、栅绝缘膜i和第一栅电极Gl构成 MOSFET。
[0032]同样，例如，半导体衬底1、源区域S、第二漏区域D2、栅绝缘膜i和第二栅电极G2构成 MOSFET。
[0033]从而，第一方向X对应于MOSFET的沟道的横向，第二方向Y对应于MOSFET的沟道的纵向。
[0034]此外，第一布线LI设置在半导体衬底I的上方的第一布线层Ml中，在第一方向X上延伸，下面与第一通孔布线Vi的上部(另一端)连接。
[0035]第二布线L2设置在第一布线层Ml中，下面与第二通孔布线V2的上部(另一端)连接，并在第一方向X上延伸。
[0036]第三布线L3设置在第一布线层Ml中，下面与第三通孔布线V3的上部(另一端)连接，并在第一方向X上延伸。
[0037]此外，第四通孔布线V4的下部(一端)与第一布线LI的上面连接。
[0038]第五通孔布线V5的下部(一端)与第二布线L2的上面连接。
[0039]第六通孔布线V6的下部(一端)与第三布线L3的上面连接。
[0040]此外，第四布线L4设置在第一布线层Ml的上方的第二布线层M2中，在第一方向X上延伸，下面与第四通孔布线V4的上部(另一端)连接。
[0041 ] 第五布线L5设置在第二布线层M2中，在第一方向X上延伸，下面与第五通孔布线V5的上部(另一端)连接。
[0042]第六布线L6设置在第二布线层M2中，在第一方向X上延伸，下面与第六通孔布线V6的上部(另一端)连接。
[0043]再有，第一至第六布线LI?L6例如是金属布线。
[0044]此外，第七通孔布线V7的下部(一端)与第四布线L4的上面连接。
[0045]第八通孔布线V8的下部(一端)与第五布线L5的上面连接。
[0046]第九通孔布线V9的下部(一端)与第六布线L6的上面连接。
[0047]此外，源布线SL设置在第二布线层M2的上方的第三布线层M3中，在第二方向Y上延伸，下面与第七通孔布线V7的上部(另一端)连接(图1、图3)。[0048]漏布线DL设置在第三布线层M3中，与源布线SL相邻地在第二方向Y上延伸，下面与第八通孔布线V8的上部(另一端)和第九通孔布线V9的上部(另一端)连接(图1、图2)。
[0049]再有，源布线SL、漏布线DL例如是金属布线。
[0050]此外，例如图1所示，关于在活性区域AA的中央附近相邻的源布线SL和漏布线DL，源布线SL的第一方向X上的宽度与漏布线DL的第一方向X上的宽度相等。
[0051]另外，例如图1所示，在源布线SL与半导体衬底I的形成有源区域S和第一、第二漏区域Dl、D2的活性区域AA的端部邻近的情况下(图1上侧的源布线SL和漏布线DL的组合的情况)，源布线SL的第一方向X上的宽度是漏布线DL的第一方向X上的宽度的一半。
[0052]同样，在漏布线DL与半导体衬底I的形成有源区域S和第一、第二漏区域Dl、D2的活性区域AA的端部邻近的情况下(图1下侧的源布线SL和漏布线DL的组合的情况)，漏布线DL的第一方向X上的宽度是源布线SL的第一方向X上的宽度的一半。
[0053]通过如上所述地规定源布线SL和漏布线DL的宽度，与这些源布线SL和漏布线DL连接的MOSFET的结构的平衡变得均匀。即，各MOSFET的特性变得相等。
[0054]这样，例如，由于向各第一栅电极Gl均匀地流动电流，因此能够降低MOS晶体管的导通电阻。即，能够提高开关电路100的开关性能。
[0055]另外，由于流到各布线层的电流的粗密度均匀化，因此能够进一步增大可输入到开关电路100中的电流、功率。
[0056]此外，第四布线L4不位于漏布线DL的下方区域(与漏布线DL相对的区域)中(图1、图2)。
[0057]特别是第四布线L4例如图1和图3所示地仅位于源布线SL的下方区域(与源布线SL相对的区域)中。
[0058]该第四布线L4的第一方向X上的长度例如图1所示地与源布线SL的第一方向X上的宽度相等。
[0059]另外，第五和第六布线L5和L6不位于源布线SL的下方区域(与源布线SL相对的区域)中(图1、图3)。
[0060]特别是第五和第六布线L5和L6例如图1和图2所示地仅位于漏布线DL的下方区域(与漏布线DL相对的区域)中。
[0061]该第五和第六布线L5和L6的第一方向X上的长度例如图1所示地与漏布线DL的第一方向X上的宽度相等。
[0062]此外，第一母线BLl设置在第三布线层M3中，在第一方向X上延伸，与源布线SL的一端连接。
[0063]第二母线BL2设置在第三布线层M3中，以使源布线SL和漏布线DL位于第二母线BL2与第一母线BLl之间。该第二母线BL2在第一方向X上延伸，与漏布线DL的一端连接。
[0064]再有，第一、第二母线BL1、BL2例如是金属布线。
[0065]此外，第十通孔布线AVl例如图3所示地下部(一端)与源布线SL的上面连接。
[0066]此外，第十一通孔布线AV2例如图2所示地下部(一端)与漏布线DL的上面连接。
[0067]此外，如图3所示，第一追加布线ALl设置在第三布线层M3的上方的第四布线层M4中，下面与第十通孔布线AVl的上部(另一端)连接。
[0068]该第一追加布线ALl例如具有与源布线SL相同的平面形状。
[0069]此外，如图2所示，第二追加布线AL2设置在第四布线层M4中，在第二方向Y上与第一追加布线ALl相邻地延伸，下面与第十一通孔布线AV2连接。
[0070]再有，第一、第二追加布线ALl、AL2例如是金属布线。
[0071]利用这些第一、第二追加布线AL1、AL2，能够降低开关电路100的导通电阻。
[0072]该第二追加布线AL2例如具有与漏布线DL相同的平面形状。
[0073]特别是如图1所示地在第一方向X上并列配置多个(图1的例子中是2个)包含第一至第九通孔布线Vl?V9、第四至第六布线L4?L6、源布线SL和漏布线DL在内的单
J Li ο
[0074]这样能够降低因第一布线层Ml引起的电流负荷。
[0075]从而，如上所述，第二布线层M2的第四至第六布线L4?L6没有必要成为梳形构造，仅配置在必要部分上即可。
[0076]S卩，由于第二布线层M2的布线间隔变大，因此大幅度地降低了布线间电容。另外，通过调整第三布线层M3的布线宽度，也能降低导通电阻。
[0077]如上所述，根据本实施方式涉及的开关电路，能够进一步减小导通电阻与布线间电容之积。
[0078](第二实施方式)
[0079]在上述的第一实施方式中，对源布线(漏布线)与第一追加布线(第二追加布线)相平行的结构的一例进行了说明。
[0080]在本第二实施方式中，对源布线(漏布线)与第一追加布线(第二追加布线)相正交的结构的一例进行说明。
[0081]图4是示出第二实施方式涉及的开关电路200的配置结构的一例的平面图。此外，图5是示出沿图4的第二方向Y的Zl-Zl线的剖面的一例的剖视图。此外，图6是示出沿图4的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
[0082]再有,在图4至图6中，与图1至图3的符号相同的符号表不与第一实施方式同样的结构。此外，在图4中，关于图5和图6中示出的源区域S、第一、第二漏区域D1、D2、栅绝缘膜1、第一至第三通孔布线Vl?V3，为了使附图简单而未在图中示出。
[0083]如图4至图6所示，开关电路200与第一实施方式的开关电路100相比，还包括第一附加母线BALl和第二附加母线BAL2。
[0084]第一附加母线BALl设置在第四布线层M4中，在第二方向Y上延伸。并且，各第一追加布线ALl与该第一附加母线BALl连接。
[0085]第二附加母线BAL2设置在第四布线层M4中，在第二方向Y上延伸。并且，各第二追加布线AL2与该第二附加母线BAL2连接。
[0086]在该开关电路200中，各第一和第二追加布线ALl和AL2在第一方向X上延伸。
[0087]S卩，第四布线层M4的布线具有梳形的结构。并且，源布线SL(漏布线DL)与第一追加布线ALl (第二追加布线AL2)相正交。
[0088]在本实施方式中，如果是多层布线工序，就可以通过在使梳形的布线之间适当地留出空隙的状态下向上层叠，来使导通电阻与布线间电容之积最小化。[0089]开关电路200的其他结构及功能与第一实施方式的开关电路100相同。
[0090]即，根据本实施方式涉及的开关电路，与第一实施方式同样能够进一步减小导通电阻与布线间电容之积。
[0091](第三实施方式)
[0092]在该第三实施方式中，对MOSFET具有双栅构造的结构的一例进行说明。
[0093]图7是示出第三实施方式涉及的开关电路300的配置结构的一例的平面图。此外，图8是示出沿图7的第二方向Y的Zl-Zl线的剖面的一例的剖视图。此外，图9是示出沿图7的第二方向Y的Z2-Z2线的剖面的一例的剖视图。
[0094]再有,在图7至图9中，与图1至图3的符号相同的符号表不与第一实施方式同样的结构。此外，在图7中，关于图8和图9中示出的源区域S、第一、第二漏区域D1、D2、栅绝缘膜1、第一至第三通孔布线Vl~V3、第一、第二追加布线AL1、AL2、第十、第十一通孔布线AV1、AV2，为了使附图简单而未在图中示出。
[0095]如图7至图9所示，该开关电路300与第一实施方式的开关电路100相比，还包括第三栅电极G3、第四栅电极G4、栅布线LG2、布线Lx和通孔布线Vx。
[0096]第三栅电极G3隔着栅绝缘膜i设置在半导体衬底I上，在第一方向X上延伸，在第二方向Y上，在源区域S与第一漏区域Dl之间与第一栅电极Gl相邻。
[0097]第四栅电极G4隔着栅绝缘膜i设置在半导体衬底I上，在第一方向X上延伸，在第二方向Y上，在源区域S与第二漏区域D2之间与第二栅电极G2相邻地，在第一方向X上延伸。
[0098]再有，第三栅电极G3经由通孔布线VG与栅布线LG2连接。此外，第四栅电极G4经由通孔布线VG与栅布线LG2连接。即，所述第三栅电极G3和第四栅电极G4电连接。
[0099]像这样，在双栅化后的开关电路300中，也能够利用与第一实施方式同样的多重化来降低布线间电容。
[0100]再有，在半导体衬底I是SOI衬底的情况下，如图7所示，布线Lx经由通孔布线Vx与半导体衬底I的活性区域AA电连接。对该布线Lx施加规定的电压，或者输出电压。
[0101]该开关电路300的其他结构及功能与第一实施方式的开关电路I相同。
[0102]即，根据本实施方式涉及的开关电路，与第一实施方式同样地能够进一步减小导通电阻与布线间电容之积。
[0103]再有，实施方式是例示，发明范围不限定于此。
[0104]符号说明
[0105]100,200,300 开关电路
[0106]G1、G2第一、第二栅电极
[0107]LI~L9第一至第九布线
[0108]Vl~V9第一~第九通孔布线
[0109]SL源布线
[0110]DL漏布线
[0111]AVU AV2第十、第十一通孔布线
[0112]AL1、AL2第一、第二追加布线
[0113]BL1、BL2 第一、第二母线
【权利要求】
1.一种开关电路，其特征在于，具备: 半导体衬底； 第一栅电极，隔着栅绝缘膜设置在所述半导体衬底上，在第一方向上延伸； 第二栅电极，隔着栅绝缘膜设置在所述半导体衬底上，在所述第一方向上延伸； 第一通孔布线，该第一通孔布线的一端与源区域连接，所述源区域在第二方向上与所述第一栅电极和所述第二栅电极相邻； 第二通孔布线，该第二通孔布线的一端与第一漏区域连接，所述第一漏区域在与所述源区域相反的一侧与所述第一栅电极相邻； 第三通孔布线，该第三通孔布线的一端与第二漏区域连接，所述第二漏区域在与所述源区域相反的一侧与所述第二栅电极相邻； 第一布线，设置在第一布线层，在 所述第一方向上延伸，并与所述第一通孔布线的另一端连接； 第二布线，设置在所述第一布线层，与所述第二通孔布线的另一端连接，并在所述第一方向上延伸； 第三布线，设置在所述第一布线层，与所述第三通孔布线的另一端连接，并在所述第一方向上延伸； 第四通孔布线，该第四通孔布线的一端与所述第一布线连接； 第五通孔布线，该第五通孔布线的一端与所述第二布线连接； 第六通孔布线，该第六通孔布线的一端与所述第三布线连接； 第四布线，设置在第二布线层，在所述第一方向上延伸，并与所述第四通孔布线的另一端连接； 第五布线，设置在所述第二布线层，在所述第一方向上延伸，并与所述第五通孔布线的另一端连接； 第六布线，设置在所述第二布线层，在所述第一方向上延伸，并与所述第六通孔布线的另一端连接； 第七通孔布线，该第七通孔布线的一端与所述第四布线连接； 第八通孔布线，该第八通孔布线的一端与所述第五布线连接； 第九通孔布线，该第九通孔布线的一端与所述第六布线连接； 源布线，设置在第三布线层，在所述第二方向上延伸，并与所述第七通孔布线的另一端连接；以及 漏布线，设置在所述第三布线层，与所述源布线相邻地在所述第二方向上延伸，并与所述第八通孔布线的另一端和所述第九通孔布线的另一端连接， 所述第四布线不位于与所述漏布线相对的区域， 所述第五和第六布线不位于与所述源布线相对的区域。
2.根据权利要求1所述的开关电路，其特征在于，所述第一方向与所述第二方向大致正交。
3.根据权利要求1或2所述的开关电路，其特征在于， 所述第四布线仅位于与所述源布线相对的区域， 所述第五和第六布线仅位于与所述漏布线相对的区域。
4.根据权利要求3所述的开关电路，其特征在于，所述第四布线的所述第一方向上的长度与所述源布线的所述第一方向上的宽度相等，所述第五和第六布线的所述第一方向上的长度与所述漏布线的所述第一方向上的宽度相等。
5.根据权利要求1所述的开关电路，其特征在于，所述源布线的所述第一方向上的宽度与所述漏布线的所述第一方向上的宽度相等。
6.根据权利要求1、2或5所述的开关电路，其特征在于，所述第一至第六布线、所述源布线和所述漏布线是金属布线。
7.根据权利要求1所述的开关电路，其特征在于，所述第一栅电极和所述第二栅电极电连接。
8.根据权利要求1所述的开关电路，其特征在于，还包括: 第十通孔布线，该第十通孔布线的一端与所述源布线连接； 第十一通孔布线，该第十一通孔布线的一端与所述漏布线连接； 第一追加布线，设置在第四布线层，与所述第十通孔布线的另一端连接；和第二追加布线，设置在所述第四布线层，在所述第二方向上与所述第一追加布线相邻地延伸，并与所述第十一通孔布线连接。
9.根据权利要求 8所述的开关电路，其特征在于， 所述第一追加布线具有与所述源布线相同的平面形状， 所述第二追加布线具有与所述漏布线相同的平面形状。
10.根据权利要求8所述的开关电路，其特征在于，所述第一和第二追加布线在所述第一方向上延伸。
11.根据权利要求1所述的开关电路，其特征在于，还包括: 第三栅电极，隔着栅绝缘膜设置在所述半导体衬底，在所述第一方向上延伸，并在所述第二方向上在所述源区域与所述第一漏区域之间与所述第一栅电极相邻；和 第四栅电极，隔着栅绝缘膜设置在所述半导体衬底，在所述第一方向上延伸，并在所述第二方向上在所述源区域与所述第二漏区域之间与所述第二栅电极相邻地，在所述第一方向上延伸。
12.根据权利要求11所述的开关电路，其特征在于，所述第三栅电极和所述第四栅电极电连接。
13.根据权利要求1所述的开关电路，其特征在于，在所述第一方向上并列配置多个包含所述第一至第九通孔布线、所述第四至第六布线、所述源布线和所述漏布线在内的单元。
14.根据权利要求13所述的开关电路，其特征在于，还包括: 第一母线，设置在所述第三布线层，在所述第一方向上延伸，与所述源布线的一端连接；和 第二母线，设置在所述第三布线层，以使所述源布线和所述漏布线位于所述第二母线与所述第一母线之间，所述第二母线在所述第一方向上延伸，并与所述漏布线的一端连接。
15.根据权利要求4所述的开关电路，其特征在于，在所述源布线与形成有所述源区域和所述第一、第二漏区域的活性区域的端部邻近的情况下，所述源布线的所述第一方向上的宽度是所述漏布线的所述第一方向上的宽度的一半。
16.根据权利要求4所述的开关电路，其特征在于，在所述漏布线与形成有所述源区域和所述第一、第二漏区域的活性区域的端部邻近的情况下，所述漏布线的所述第一方向上的宽度是所述源布线的所述第一方向上的宽度的一半。
17.根据权利要求1所述 的开关电路，其特征在于，所述半导体衬底是SOI衬底。
【文档编号】H03K17/687GK103456713SQ201310051656
【公开日】2013年12月18日 申请日期:2013年2月16日 优先权日:2012年5月28日
【发明者】寺口贵之 申请人:株式会社东芝