专利名称：一种基于fpga的pwm发生器的制作方法
技术领域：
本发明属于信号调制技术领域，具体涉及一种基于FPGA的PWM发生器。
背景技术：
作为一种应用日趋广泛的可编程硬件FPGA(现场可编程门阵列)，其使得控制系统中软件和硬件的界限变得模糊。利用FPGA进行电路设计时，可以很容易地采用软件编程修改硬件电路，实现了硬件的可重复设计和修改，大大降低了直接使用硬件进行设计的成本。在电力电子系统的控制系统设计中，FPGA的应用也得到越来越多的关注。在大功率电力电子系统中，由于电压和电流等级对器件的限制，往往采用并联、级联、多电平等形式来使电力电子电路达到足够的功率等级，因此控制系统需要产生多路的PWM(脉宽调制)控制信号对电力电子电路中的开关器件进行控制，系统越复杂运算量越大，常规的数字控制芯片性能往往难以满足要求。而相比之下，FPGA具有如下特点:(I)支持并行与流水结构，适合结构性好，数据量大的算法；(2)内嵌硬件乘法计算模块，运行速度快；(3)具有非常好的灵活性，接口配置简单。这使得FPGA在PWM信号产生上具有很大的优势，使用FPGA开发适用于大功率电力电子系统的多路PWM发生器具有现实意义。常见的基于数字处理器的PWM发生器实现方式分为对称规则PWM和非对称规则PWM两种，根据系统采样频率与开关频率的关系来确定使用何种实现方式。若系统采样频率和开关频率相等，则采用对称规则PWM，在一个载波周期中调制波的值更新一次；而若系统采样频率是开关频率的两倍，则采用非对称规则PWM，在一个载波周期中调制波的值更新两次。对于实际控制系统，从信号采样到计算出该周期的调制信号需要一定的延时，因此，限制了系统最大占空比。为使PWM调制正确实现，可将本周期计算的控制量推迟到下一个采样周期进行比较，即数字控制系统的滞后一拍控制，这是目前实际系统中较普遍的应用方式。李春鹏等人在标题为数字控制对并网逆变系统稳定性和动态性能的影响(电力自动化设备，2012 (3):第23-27页)的文献中详细分析了引入数字控制延时对系统的影响，但在使用FPGA进行PWM开关信号发生器设计时，由于载波与调制波没有确定的时钟关系，导致滞后一拍控制无法实现，而采样与计算延迟仍然存在，同时还有可能出现占空比混乱的问题，所以基于FPGA的PWM发生器在设计时需要解决数字控制延时所带来的问题。
发明内容
针对现有技术所存在的上述技术问题，本发明提供了一种基于FPGA的PWM发生器，能够解决多路PWM信号产生运算量大、数字控制存在延时影响控制精度的问题。一种基于FPGA的PWM发生器，包括FPGA ;所述的FPGA中加载有以下功能单元:译码接口单元，用于接收上位机提供的一组调制信号串和η个地址信号，并利用所述的地址信号对调制信号串进行解码，输出η路调制信号；η为大于O的自然数；
三角载波发生单元，用于生成三角载波信号；η个PWM信号生成单元，所述的PWM信号生成单元用于接收对应的调制信号，使调制信号与三角载波信号进行延时比较后生成PWM驱动信号Ρ1，并对PWM驱动信号Pl进行反相处理后施加死区，得到PWM驱动信号Ρ2。所述的PWM信号生成单元使调制信号与三角载波信号进行延时比较的具体实现方式为:首先，通过延时使调制信号的每个阶跃沿与三角载波信号的波峰或波谷对准，所述的阶跃沿包括上升沿和下降沿；然后，使延时后的调制信号与三角载波信号进行比较并根据以下关系式生成PWM驱动信号Pl:
权利要求
1.一种基于FPGA的PWM发生器，其特征在于:包括FPGA ;所述的FPGA中加载有以下功能单元: 译码接口单元，用于接收上位机提供的一组调制信号串和η个地址信号，并利用所述的地址信号对调制信号串进行解码，输出η路调制信号；η为大于O的自然数； 三角载波发生单元，用于生成三角载波信号； η个PWM信号生成单元，所述的PWM信号生成单元用于接收对应的调制信号，使调制信号与三角载波信号进行延时比较后生成PWM驱动信号Pl，并对PWM驱动信号Pl进行反相处理后施加死区，得到PWM驱动信号Ρ2。
2.根据权利要求1所述的PWM发生器，其特征在于:所述的PWM信号生成单元使调制信号与三角载波信号进行延时比较的具体实现方式为:首先，通过延时使调制信号的每个阶跃沿与三角载波信号的波峰或波谷对准，所述的阶跃沿包括上升沿和下降沿；然后，使延时后的调制信号与三角载波信号进行比较并根据以下关系式生成PWM驱动信号Pl:
3.根据权利要求1所述的PWM发生器，其特征在于:所述的FPGA中还加载有PWM信号控制单元，其用于控制PWM驱动信号Pl P2的输出。
4.根据权利要求1所述的PWM发生器，其特征在于:所述的三角载波发生单元由两个加法器Jl J2、两个量值比较器BTl BT2、三个选择器SI S3和两个D触发器Dl D2组成；其中，加法器Jl的第一输入端与加法器J2的第一输入端和D触发器D2的Q输出端相连，D触发器D2的Q输出端输出三角载波信号，加法器Jl的第二输入端接收常量I，加法器J2的第二输入端接收常量-1，加法器Jl的输出端与选择器SI的第一输入端相连,加法器J2的输出端与选择器SI的第二输入端相连，选择器SI的控制端与选择器S2的第一输入端和D触发器Dl的Q输出端相连，选择器SI的输出端与D触发器D2的D输入端、量值比较器BTl的第二输入端和量值比较器BT2的第一输入端相连,选择器S2的第二输入端接收常量1，选择器S2的控制端与量值比较器BTl的输出端相连，选择器S2的输出端与选择器S3的第一输入端相连，选择器S3的第二输入端接收常量0，选择器S3的控制端与量值比较器BT2的输出端相连，选择器S3的输出端与D触发器Dl的D输入端相连，量值比较器BTl的第一输入端接收给定的载波幅值参数，量值比较器BT2的第二输入端接收常量0，D触发器Dl的时钟端与D触发器D2的时钟端相连并接收FPGA的全局时钟。
5.根据权利要求1所述的PWM发生器，其特征在于:所述的PWM信号生成单元由一加法器J3、两个量值比较器BT3 BT4、两个或门ORl 0R2、四个等值比较器BEl BE4、一反相器INV和四个D触发器D3 D6组成；其中，等值比较器BEl的第一输入端与等值比较器BE2的第一输入端、等值比较器BE3的第一输入端、等值比较器BE4的第一输入端、量值比较器BT3的第二输入端和量值比较器BT4的第二输入端相连并接收三角载波信号，等值比较器BEl的第二输入端与等值比较器BE3的第二输入端相连并接收给定的载波幅值参数，等值比较器BE2的第二输入端接收常量0，等值比较器BEl的输出端与或门ORl的第一输入端相连，等值比较器BE2的输出端与或门ORl的第二输入端相连，或门ORl的输出端与D触发器D3的使能端相连，D触发器D3的D输入端与D触发器D4的D输入端相连并接收调制信号，D触发器D3的Q输出端与等值比较器BE3的第一输入端相连，等值比较器BE3的输出端与反相器INV的输入端相连，反相器INV的输出端与D触发器D5的D输入端相连，D触发器D5的Q输出端输出PWM驱动信号Pl，等值比较器BE4的第二输入端接收常量0，等值比较器BE3的输出端与或门0R2的第一输入端相连，等值比较器BE4的输出端与或门0R2的第二输入端相连，或门0R2的输出端与D触发器D4的使能端相连，D触发器D4的Q输出端与加法器J3的第一输入端相连，加法器J3的第二输入端接收给定的死区因子参数，加法器J3的输出端与量值比较器BT4的第一输入端相连,量值比较器BT4的输出端与D触发器D6的D输入端相连，D触发器D6的Q输出端输出PWM驱动信号P2，D触发器D3的时钟端与D触发器D4的时钟端、D触发器D5的时钟端和D触发器D6的时钟端相连并接收FPGA的全局时 钟。
全文摘要
本发明公开了一种基于FPGA的PWM发生器，包括FPGA；FPGA中加载有译码接口单元、三角载波发生单元和n个PWM信号生成单元。本发明结合FPGA硬件编程语言和FPGA电路设计软件工具，就可实现此种新型PWM信号发生器，可以很好的解决大功率电力电子系统中的多路PWM信号产生运算量大，数字控制存在延时影响控制精度的问题；且载波频率、死区时间、使能信号均可以依照系统的需要进行设计，应用范围广泛且可灵活应用于各种各样的场合；同时，应用于其它PWM信号发生电路中，也同样具有可靠性高、降低了硬件设计成本、抗干扰能力强等诸多优点。
文档编号H03K7/08GK103178815SQ201310118488
公开日2013年6月26日 申请日期2013年4月8日 优先权日2013年4月8日
发明者陈国柱, 王冕, 贺超, 田野 申请人:浙江大学, 圣航科技股份有限公司