一种锁存器电路单元及用于显示装置的数据驱动电路的制作方法
【专利摘要】本申请公开了一种锁存器电路单元，包括级联的采样开关、双稳态单元电路、列同步开关和输出放大电路。采样开关包括第一晶体管，双稳态单元电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管，列同步开关包括第六晶体管和存储电容，输出放大电路包括第七晶体管和第八晶体管。第一晶体管、第二晶体管、第三晶体管、第六晶体管和第七晶体管是增强型晶体管；所述第四晶体管、第五晶体管和第八晶体管为耗尽型晶体管。本申请提供的锁存器电路单元及用于显示装置的数据驱动电路，结构较为简单，器件数量少，外接引线的数量也较少；输出信号的高电平值可达到VDD，而不会有VT损失的问题；灵敏度较高，状态切换所需要的时间较短。
【专利说明】—种锁存器电路单元及用于显示装置的数据驱动电路
【技术领域】
[0001]本申请涉及锁存器电路，具体涉及一种锁存器电路单元及用于显示装置的数据驱动电路。
【背景技术】
[0002]长期以来，将显示器周边驱动电路与薄膜晶体管(TFT)驱动阵列集成在同一块基板上一直是平板显示领域追求的一个目标。这种驱动电路的实现形式被称为屏上系统集成(System on Panel, SOP)。相比于常规的外置式集成电路的方法，将周边驱动电路集成于显示面板上具有如下优点:
[0003](I)、可减少行、列驱动芯片的数量；
[0004](2)、可减少行、列驱动芯片与显示面板连接线的数量；
[0005](3)、易实现窄边框显示面板，显示模组将会变得更加紧凑、美观；
[0006](4)、可减少引线间的节距对高分辨率显示器实现的限制；
[0007](5)、可减少显示器的后道封装工序。基于上述优点，显示器的制造成本可大幅度地降低，同时显示器的可靠性将得到提高。
[0008]数据驱动电路与TFT有源阵列连接最近，其集成化设计也是SOP的实现中较重要和困难的部分，至今没有实现产业化。集成化数据驱动电路的困难，主要来自于TFT特性上的缺陷:例如非晶硅(a-Si)TFT的迁移率较低，稳定性较差，长时间工作之后，器件的特性容易发生漂移；多晶硅(poly-Si)TFT的工艺过程复杂，成本高昂，均匀性较差，不适合于大面积制备。近几年来，氧化物TFT的发展极为迅猛。以IGZO，IZO, ITO等为代表的氧化物TFT具有较高的迁移率，较小的泄漏电流，较小的亚阈值斜率，同时其在均匀性、稳定性方面也有较大的提高，制造成本也能降低，因此适用于下一代的显示技术，有取代a-Si以及poly-Si TFT技术的潜力。氧化物TFT的技术优势也给集成数据驱动电路的设计带来了新的希望。
[0009]TFT集成的数据驱动电路的作用是将串行输入的数字信号转换为并行的模拟信号，该模拟信号可能是电压或者电流信号，并且输出到各个TFT面板上的像素单元，从而让各个TFT的像素单元实现一定的灰度。于是，整个TFT有源面板形成一幅完整的具有灰度信息的图像。和常规的数据驱动电路不同，这种数据驱动电路的特点是，包括TFT阵列，且集成于有源TFT面板的周边，与有源显示阵列同时制成。因此，TFT面板在制作完成之后不再需要外置的数据驱动集成电路，从而节约了集成电路的用量以及连线的数量，有利于降低整个TFT面板的成本和提高其可靠性，形成窄边框的面板。
[0010]数据驱动电路至少包括三个部分:移位寄存器(Shift Register，SR)，锁存器(Latch)和数模转换器(Digital Analog Converter, DAC)。其中，锁存器电路作为关键的一个环节，其响应速度会影响到后续的数模转换器的分辨率和线性度。如果锁存器的采样速度不够快，则经过串并转换以后的数字信号的幅值可能不够，从而数模转换器的输出电压偏离预设值。对于这个问题，可能的解决方案是延长锁存器的采样时间，用更长的采样脉冲信号对所输入的串行数字信号作采样，从而补偿串并转换以后数字信号的幅度。但是，这种方式的负面效果是数字输入接口的数量将要增加。总而言之，理想的锁存器应该具有较快的响应速度。此外，锁存器的功耗应该较低，以利于数据驱动电路总体上是低功耗的；锁存器的结构应该较简单，构成的器件数量较少，从而有利于数据驱动电路占用的面积较小，良率较少。因此，高速、结构简单、低功耗的锁存器设计对于集成的数据驱动电路的实现非常重要。
[0011]图2是一种传统的锁存器单元电路图。由于缺乏实用的空穴导电类型(P型)的非晶TFT，这里采用“二极管连接”的TFT作为负载器件，采样部分的双稳态单元和输出放大电路都用到了这种“二极管连接”的负载。所谓“二极管连接”是指负载TFT的栅极和漏极短接在一起，从而负载TFT可以等效为一个小信号电阻。这种锁存器单元电路的结构较为简单，但是可能存在如下几个问题:
[0012](I)、输出信号的高电平比Vdd的值小Vt，其中Vdd是锁存器电路的最高电位值，Vt是锁存器中二极管连接的负载管的阈值电压。
[0013](2)、双稳态单元电路或者输出放大电路的灵敏度都可能较低，其需要在较高电压作用下才能触发状态的切换，也需要较长的时间才能够完成状态的切换。这主要是因为，双稳态单元电路或者输出放大电路的灵敏度反比于负载TFT的小信号跨导。由于负载TFT总是工作于饱和区，其跨导值与驱动管的跨导值一般是相同量级，因此基于“二极管连接”的双稳态单元电路或者输出放大电路的灵敏度往往较低。而另一个方面，当输出高电平时，随着输出端口上电压值的增加，上拉管，即负载TFT的栅极-源极电压差逐渐减少，则负载TFT的驱动能力越来越小，于是完成高电平切换的时间较长。而要求输出为低电平时，负载TFT仍然处于开启状态，因此输出的电平值实际上取决于负载TFT和驱动TFT的电阻值之t匕。而且输出电压越低，负载管的开启程度越强，于是最终输出信号转换为低电平时会经历一段较长时间的拖尾。
[0014]综上所述，传统的锁存器单元电路存在上述较多问题，难于用于TFT集成的数据驱动电路的设计。
【发明内容】
[0015]本申请提供一种结构简单、无输出电平损失、灵敏度高、响应速度快的锁存器电路单元及用于显示装置的数据驱动电路。
[0016]根据本申请的第一方面，本申请提供一种锁存器电路单元，包括级联的采样开关、双稳态单元电路、列同步开关和输出放大电路:
[0017]所述采样开关包括第一晶体管Tl，第一晶体管Tl的信号控制极响应采样脉冲信号，第一电极用于接收数字输入信号，第二电极耦合到双稳态单元电路的输入节点(Xl)；
[0018]所述双稳态单元电路包括第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5 ;第二晶体管T2的信号控制极耦合到双稳态单元电路的输出节点X2，第一电极耦合到双稳态单元电路的输入节点XI，第二电极耦合到第一公共电极；第三晶体管T3的信号控制极耦合到双稳态单元电路的输入节点XI，第一电极耦合到双稳态单元电路的输出节点X2，第二电极耦合到第一公共电极；第四晶体管T4的信号控制极和第二电极短接，且耦合到双稳态单元电路的输入节点XI，第一电极耦合到第二公共电极；第五晶体管T5的信号控制极和第二电极短接，且耦合到双稳态单元电路的输出节点X2，第一电极耦合到第二公共电极；
[0019]所述列同步开关包括第六晶体管T6和存储电容Cl ;第六晶体管T6的信号控制极响应列同步信号LE，第二电极耦合到双稳态单元电路的输出节点X2，第一电极耦合到输出放大电路的输入节点X3 ;存储电容Cl的一端耦合到输出放大电路的输入节点X3，另一端耦合到第一公共电极；
[0020]所述输出放大电路包括第七晶体管T7和第八晶体管T8 ;第七晶体管T7的信号控制极耦合到输出放大电路的输入节点X3，第一电极耦合到放大电路的输出节点Vtjut,第二电极耦合到第一公共电极；第八晶体管T8的信号控制极短接到其第二电极且耦合到放大电路的输出节点Vtjut，第一电极耦合到第二公共电极；
[0021]所述第一晶体管Tl、第二晶体管T2、第三晶体管T3、第六晶体管T6和第七晶体管T7是增强型晶体管；所述第四晶体管T4、第五晶体管T5和第八晶体管T8为耗尽型晶体管。
[0022]各晶体管为N型薄膜晶体管，第一公共电极为低电平电压源Vss，第二公共电极为高电平电压源Vdd ;或各晶体管为P型薄膜晶体管，第一公共电极为高电平电压源VDD，第二公共电极为低电平电压源Vss。
[0023]各晶体管为单栅晶体管，晶体管的栅极为信号控制极，增强型和耗尽型晶体管通过以下工艺中的一种实现:单/双有源层薄膜晶体管、有源层的等离子体处理、有源层厚度调整。
[0024]各晶体管为双栅薄膜晶体管，其中一栅作为阈值电压控制极而另一栅作为信号控制极。
[0025]所述第一晶体管Tl、第二晶体管T2、第三晶体管T3、第六晶体管T6和第七晶体管17的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供负电压的第三控制信号Vtce ;所述第四晶体管T4、第五晶体管T5和第八晶体管T8的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供正电压的第四控制信号
Vtgd。
[0026]所述第一晶体管Tl、第二晶体管T2、第三晶体管T3、第六晶体管T6和第七晶体管T7的信号控制极和各自晶体管的阈值电压控制极短接在一起；所述第四晶体管T4、第五晶体管T5和第八晶体管T8的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供正电压的第四控制信号VTCD。
[0027]所述列同步开关还包括第九晶体管T9，第九晶体管T9为双栅晶体管，双栅短接并且耦合到列同步信号LE ;第九晶体管T9的第二电极耦合到双稳态单元电路的输入节点Xl，其第一电极耦合到第八晶体管T8的顶栅。
[0028]根据本申请的第二方面，本申请提供一种用于显示装置的数据驱动电路，包括:
[0029]移位寄存器，所述移位寄存器在时钟信号和输入脉冲信号的控制下，顺次地产生米样脉冲信号；
[0030]包括上述锁存器电路单元的锁存器，所述锁存器在采样脉冲信号的控制下，分时采样所输入的数字信号，并且在锁存器同步信号的作用下并行地输出；
[0031]数模转换器，所述数模转换器在转换控制信号的作用下，将并行输入的数字信号转化为模拟信号输出到面板中像素。[0032]本申请提供的锁存器电路单元及用于显示装置的数据驱动电路，结构较为简单，器件数量少，外接引线的数量也较少；输出信号的高电平值可达到VDD，而不会有Vt损失的问题；灵敏度较高，状态切换所需要的时间较短。
【专利附图】
【附图说明】
[0033]图1为一种TFT集成的数据驱动电路的框图；
[0034]图2为一种传统的锁存器单元电路图；
[0035]图3为本申请一种实施例中锁存器单元电路图；
[0036]图4为本申请一种实施例中锁存器对高电平信号进行锁存的时序图；
[0037]图5为本申请一种实施例中锁存器对低电平信号进行锁存的时序图；
[0038]图6为本申请一种实施例中锁存器与现有技术对高电平信号锁存的仿真图；
[0039]图7为本申请一种实施例中锁存器与现有技术对低电平信号锁存的仿真图；
[0040]图8为本申请一种实施例中双栅氧化物TFT的结构示意图；
[0041]图9为本申请一种实施例中基于双栅氧化物TFT的锁存器单元电路图；
[0042]图10为本申请一种实施例中阈值电压自适应的锁存器单元电路图；
[0043]图11为本申请一种实施例中基于正反馈的锁存器单元电路图。
【具体实施方式】
[0044]下面通过【具体实施方式】结合附图对本申请作进一步详细说明。
[0045]首先对本申请所涉及的术语进行说明。本申请各个实施例中所描述的晶体管可以是任何形式的晶体管，比如场效应晶体管(Field Effect Transistor, FET)或者双极型晶体管(Bipolar Junction Transistor,BJT)0当晶体管为BJT时，其信号控制极是指BJT的基极B，当晶体管为FET时，其信号控制极是指FET的栅极。显示装置中的晶体管通常为TFT器件，此时，晶体管的信号控制极是TFT器件的栅极。对于N型晶体管，第一电极是指其漏极，第二电极是指其源极；对于P型晶体管，第一电极是指其源极，第二电极是指其漏极。
[0046]图1是一种TFT集成的数据驱动电路的框图。数据驱动电路至少包括三个部分:移位寄存器(Shift Register，SR)，锁存器(Latch)和数模转换器(Digital AnalogConverter, DAC)。移位寄存器在时钟信号和输入脉冲信号的控制下,顺次地产生采样脉冲信号；锁存器在采样脉冲信号的控制下，分时采样所输入的数字信号，并且在锁存器同步信号的作用下并行地输出；数模转换器是在转换控制信号的作用下，将并行输入的数字信号转化为模拟信号输出到面板中像素。
[0047]在本申请一种实施例中，锁存器的锁存器单元电路图如图3所示，包括四个部分:采样开关，双稳态单元电路，列同步开关和输出放大电路。本实施例中，以锁存器单元电路采用N型薄膜晶体管(TFT)为例进行说明，此时，第一公共电极为低电平电压源Vss，第二公共电极为高电平电压源VDD。在其他的实施例中，锁存器单元电路也可以采用P型晶体管，相应地第一公共电极为高电平电压源VDD，第二公共电极为低电平电压源Vss。
[0048]采样开关部分包括第一晶体管Tl，其栅极耦合到采样脉冲信号SRn，漏极耦合到数字输入信号Vin，源极耦合到双稳态单元电路的输入节点Xl。双稳态单元电路包括交叉耦合的第二晶体管T2和第三晶体管T3，以及两个有源负载:第四晶体管T4和第五晶体管T5。第二晶体管T2的栅极耦合到双稳态单元电路的输出节点X2，漏极耦合到双稳态单元电路的输入节点Xl，源极耦合到低电平电压源Vss。第三晶体管T3的栅极耦合到双稳态单元电路的输入节点XI，漏极耦合到双稳态单元电路的输出节点X2，源极耦合到低电平电压源Vss。第四晶体管T4的栅极和源极短接，且耦合到双稳态单元电路的输入节点XI，漏极耦合到高电平电压源VDD。第五晶体管T5的栅极和源极短接，且耦合到双稳态单元电路的输出节点X2。列同步开关部分包括有第六晶体管T6和存储电容Cl。其中，第六晶体管的栅极耦合到列同步信号LE，源极耦合到双稳态单元电路的输出节点X2，漏极耦合到输出放大电路的输入节点X3。存储电容Cl的一端耦合到输出放大电路的输入节点X3，其另一端耦合到低电平电压源Vss。输出放大电路包括有第七晶体管17和第八晶体管T8。第七晶体管17的栅极耦合到输出放大电路的输入节点X3，漏极耦合到放大电路的输出节点Vtjut,源极耦合到低电平电压源Vss。第八晶体管T8的栅极短接到其源极且耦合到放大电路的输出节点Vwt，漏极耦合到高电平电压源VDD。在本实施例中，各晶体管也可以为P型TFT，在此种情况下第一公共电极为高电平电压源VDD，第二公共电极为低电平电压源Vss。
[0049]采样开关部分响应采样脉冲信号SRn，当采样脉冲信号SRn的高电平到来时，将输入的数字信号Vin传递给双稳态单兀电路。米样脉冲信号SRn由前一级的移位寄存器输出。双稳态单元电路接收来自采样开关的数字信号，分别在输入节点Xl和输出节点X2上形成两个逻辑相反的电压信号。即输入节点Xl为高电平时，输出节点X2为低电平；反之，当输入节点Xl为低电平时，输出节点X2为高电平。输入节点Xl和输出节点X2的逻辑状态相互锁定，并且在电源电压Vdd保持时得以保存，直到下一次采样开关再次输入，且输入相反逻辑的信号或者电源电压Vdd掉电。列同步开关响应列同步信号LE，当列同步信号LE的高电平到来时，将双稳态单元电路的输出信号传递给存储电容Cl。列同步开关部分中，存储电容Cl上获得的电荷信号将保持整行时间，直到下一行列同步信号LE再次变成为高电平时更新。输出放大电路部分响应列同步开关部分的输出，当列同步开关部分输出低电平时，输出放大电路输出闻电平，当列同步开关部分输出闻电平时，输出放大电路输出低电平。
[0050]在本实施例中，要求第一晶体管Tl、第二晶体管T2、第三晶体管T3、第六晶体管T6和第七晶体管T7是阈值电压为正的TFT，即增强型TFT。第四晶体管T4、第五晶体管T5和第八晶体管T8为阈值电压为负的TFT，即耗尽型TFT。这里，增强型以及耗尽型TFT实现，即正负阈值电压的调控方式可以是:单/双有源层TFT，有源层的等离子体处理，或者有源层厚度的调整等等。其中，采用单/双有源层结构的TFT中，有源层厚度较薄的器件表现出较大的阈值电压；而较厚的有源层可能因为具备较多的氧空位，从而薄膜的电导率较高，阈值电压为负。而经过氧等离子体处理以后的TFT也有可能从较负的阈值电压变成为正的阈值电压。总之，现有的TFT工艺条件里，有较多的方式实现阈值电压的值的调节。
[0051]下面针对输入高电平信号和输入低电平信号的锁存分别来阐释这种锁存器单元电路的工作过程。图4示意了这种锁存器单元电路对输入的高电平信号进行锁存的时序图，其包括以下几个阶段:
[0052](I)采样阶段
[0053]在采样阶段，采样扫描脉冲SRn为高电平，数字输入信号Vin也为高电平，因此双稳态单元电路的输入节点Xl的电位被上拉，即T3的栅极电位被抬高。由于T3和T5构成的高灵敏度反相器的放大作用，双稳态单元电路的输出节点X2被迅速地下拉到低电平电位。又由于双稳态单元电路的正反馈，即T2和T4构成的高灵敏度反相器的放大作用，输入节点Xl的电位进一步地被上拉、增强。于是在采样阶段结束时，双稳态单元电路的输入节点Xl被上拉到高电平VDD，输出节点X2被下拉到低电平Vss。
[0054]在采样阶段，列同步信号LE为低电平，于是列同步开关部分关断，输出放大电路保持原来的状态。
[0055](2)采样保持阶段
[0056]在采样保持阶段，采样扫描脉冲SRn为低电平，于是采样开关断开。因此双稳态单元电路的输入节点Xl不再耦合到数字输入信号。双稳态单元电路的输入节点Xl和输出节点X2上的电位将保持着,直到下一行扫描时间里米样扫描脉冲SRn的再一次到来。
[0057]在采样保持阶段刚开始的时刻，由于采样扫描脉冲信号SRn的下降沿受到采样开关上电压馈通效应的影响，双稳态单元电路的输入节点Xl的电压会受到扰动而发生降低。然而，由于输入节点Xl和输出节点X2之间是正反馈电路，输入节点Xl能够克服电压馈通效应带来的扰动而恢复到高电平电压VDD。
[0058]在采样保持阶段，列同步信号LE为低电平，于是列同步开关部分关断，输出放大电路保持原来的状态。
[0059](3)同步锁存阶段
[0060]在同步锁存阶段，列同步信号LE为高电平，于是列同步开关被打开。因此，双稳态单元电路的输出节点X2被耦合到存储电容Cl。存储电容Cl上的电荷状态因此发生改变:由于双稳态单元电路的输出节点X2为低电平，存储电容Cl的电荷被释放掉或者Cl保持为放电状态。从而输出放大电路的输入节点X3的电位降低，输出放大电路的T7关断，T8开启，输出节点Vtjut被充电上拉到高电平电压Vdd。
[0061]在同步锁存的初始阶段，由于存储电容Cl的初始状态，双稳态单元电路的状态可能会受到影响。例如，若Cl上预先保存着一定量的电荷，则双稳态单元电路的输出节点X2的电位可能因为电荷分享的效应而抬高，从而造成对双稳态单元电路的状态的干扰。然而，由于输入节点Xl和输出节点X2之间是正反馈电路，输出节点X2能够克服电压馈通效应带来的扰动而恢复到低电平电压Vss。
[0062]在同步锁存阶段，采样扫描脉冲SRn为低电平，于是采样开关部分保持为关断，双稳态单元电路保持为原来的状态。
[0063](4) DAC 阶段
[0064]在DAC阶段，同步信号LE为低电平，于是列同步开关被关断，各个列锁存器的输出均已经完成状态的转换。在DAC电路的作用下，数据驱动电路将对应一定灰度级别的模拟电压传输到TFT阵列中。
[0065]实际上，DAC阶段与前述的采样阶段、采样保持阶段是可以重叠的。换言之，在本行扫描阶段进行数字输入信号的采样以及采样保持时，可以同时进行前一行的DAC过程。由于TFT面板的实际操作过程中，行扫描时间有限，而DAC的转换过程往往受限于列线上的较大的负载电容，于是速度较缓慢。因此，只有通过这种DAC阶段与采样和采样保持阶段在时间上的复用才能够有效地利用行扫描时间。
[0066]图5示意了这种锁存器单元电路对输入的低电平信号进行锁存的时序图。由于该工作的过程与对输入高电平信号进行锁存是类似的，唯一的区别是锁存器单元电路的内部节点电位都反相，在此不再赘述。
[0067]另外，采用电路仿真器对所提出的这种锁存器单元电路进行了仿真，并且将仿真结果与前述的传统锁存器单元电路进行了对比。图6和图7分别描述了本实施例的锁存器电路单元和传统的锁存器电路单元在锁存高电平信号以及低电平信号时，内部节点以及输出节点上电压信号的差别。其中，实线是本实施例的锁存器电路，虚线是传统的锁存器电路。如图6所示，Vout在40us左右从低电平切换到高电平。对于传统的锁存器电路，Vout的切换过程中经历了较长时间的拖尾；而本实施例的锁存器电路的Vott从低电平变化到高电平所需要的时间较短。切换时间短的原因是由于双稳态电路以及输出放大电路的灵敏度高。新的放大器的灵敏度高将在后面的内容里予以阐释，具体可以参考式子(I)和(2)以及相关的说明。仿真结果验证了前述的观点，即:(I)、新的锁存器电路的输出信号的高电平值能够达到VDD，而不会有Vt损失的问题。(2)、新的双稳态单元电路或者输出放大电路的灵敏度较高，而且触发状态的切换所需要的电压值较低，完成状态的切换所需要的时间也较短。
[0068]但是，如果采用单/双有源层TFT，有源层的等离子体处理，或者有源层厚度的调整等方式来实现如图3所示的这种锁存器单元电路，可能存在其他的问题，例如经过等离子体处理的有源层中缺陷态增多，器件的稳定性变差等；而通过调整有源层厚度来控制阈值电压，则可能给工艺带来较大的挑战，器件甚至电路的一致性将变差等。而双栅TFT不仅有可能实现阈值电压的灵活、可控，而且还能够避免上述工艺或者器件方面的困难。
[0069]如图8所示，对于双栅TFT而言，除开正常的底栅(BG)之外，还存在一个顶部的栅极(TG)。在双栅TFT工作过程中，可以用底栅作为信号控制极，顶栅作为阈值电压控制极；或者反之，用顶栅作为信号控制极，底栅作为阈值电压控制极。这里用前一种情况为例作讨论:当顶栅加正电压时，沟道中感应出较多的载流子，沟道区域的导电性较强，从而对于底栅控制的TFT而言，其阈值电压为负值；反之，当顶栅施加负电压时，沟道中载流子被耗尽，沟道区域的导电性减弱，从而双栅TFT的阈值电压为正值。于是，如图3所示的锁存器单元电路里，一般作为驱动管的增强型TFT，可以通过在其顶栅上施加负的栅极电压实现；而作为负载管的耗尽型TFT，可以通过在其顶栅上施加正的栅极电压实现。
[0070]在一种具体实施例中，如图9所示，描述了一种基于双栅氧化物TFT的锁存器单元电路。参照图3可以发现，其基本构成部分是相同的，工作过程和原理也是类似的。然而，图9所示意的这种锁存器单元需要增加两个控制信号Vtcd和Vtce，其中Vtcd在T1、T2、T3、T6、和17 (即耗尽型TFT)的顶栅上施加电压，Vtce分别在T4、T5、和T8 (即增强型TFT)的顶栅上施加电压。因此，开关管Tl和T6、驱动管T2、T3和T7的顶栅电压较低，从而这些晶体管都需要其栅极的输入电压较正才能够被开启。而负载管T4、T5和T8的栅极电压较高，从而这些管子成为耗尽型器件，或者说当其栅极的输入电压为0的时候都能够开启，只有在较负的栅极输入电压时才能够被关断。
[0071]图9所示的这种双栅氧化物TFT的锁存器单元电路，具备图3所示锁存器电路的优点，而且可降低对工艺的要求，不需要额外的等离子处理或者沟道层厚度的精确控制，因此是一种可行性更高的锁存器单元电路方案。
[0072]然而，图9所示的这种锁存器单元电路仍然需要额外的两路控制信号Vtcd和VTCE，并且还需要对这两个控制信号的值进行设计。对于增强型器件而言，最期望的特性是:输入栅为正信号时，该TFT能更完全地开启，于是导通电流越大；而输入栅为负信号时，该TFT能彻底地关断，于是泄漏电流越小。换言之，理想的增强型器件应该具有动态的阈值电压:在输入栅为高电平时，控制栅上也为高电平，从而TFT的阈值电压较小；在输入栅为低电平时，控制栅上也为低电平，从而TFT的阈值电压较大。因此，将输入栅和控制栅短接的双栅TFT有可能构成具有动态阈值电压的增强型TFT。
[0073]在一种具体实施例中，如图10所示，描述了一种动态阈值电压的基于双栅氧化物TFT的锁存器单元电路。其中，开关管Tl和T6，驱动管T2，T3和T7的顶栅和底栅分别短接，并且分别由列扫描脉冲信号、双稳态单元电路的输出信号X2、双稳态单元电路的输入信号X1、列同步信号LE、输出放大电路的输入信号X3控制。而其余的TFT仍然保持与图9所示意的锁存器单元电路相同的结构。于是，图10所示意的锁存器单元电路较之于图9所示意的电路节约一路增强型TFT的顶栅控制信号，而且图10的开关管以及驱动管将具备更大的导通电流和更小的泄露电流，因此电路的速度将更快、功耗将更小。
[0074]但是，如图3、图9、图10所示的锁存器单元电路的功耗可能还是较大。例如在输出低电平电压时，输出放大电路的负载管、驱动管均处于开启状态，于是存在静态功耗。而且，输出的低电平电压的值取决于负载管和驱动管电阻的分压，于是输出的低电平难于达到低电平电压Vss。为了使得改善输出的低电平，同时也降低输出放大器的功耗，理想的负载管T8也应该具有动态的阈值电压:即输出为高电平时，T8具有更小的阈值电压，于是T8的导通能力更强，输出节点上电压上拉的速度更快；而输出为低电平时，T8具有较大的阈值电压，从而关断较彻底，输出电平被满幅度地降低到低电平Vss。在锁存器电路的内部，符合这种特性的节点为双稳态电路的输入节点XI。同时，T8的阈值电压的调整应该受到列同步信号LE的调控:即只有在输出放大电路的输出节点的电位状态需要改变时，T8的阈值电压才自适应地进行调节；在列同步锁存过程中以及DAC阶段，T8的阈值电压应该保持为较固定的值。
[0075]在一种具体实施例中，如图11所示，描述了一种满幅度的动态阈值电压的双栅氧化物TFT的锁存器单元电路。相比于图10的锁存器电路，该电路增加了一个由列同步信号LE控制的开关管T9，并且输出放大电路的负载管T8的顶栅通过开关管T9耦合到双稳态电路的输入节点XI。于是，在输出电压应该为高电平时，与之同相位的节点Xl也为高电平，于是T8的顶栅被耦合到XI，其阈值电压较小，上拉管T8的导通电阻较小，上拉速度变快；而在输出电压应该为低电平时，与之同相位的节点Xl也为低电平，于是T8的顶栅被耦合到XI，其阈值电压变成正值，从而在下拉阶段T8管关断，输出节点被下拉到低电平Vss。而在列同步信号LE变成低电平之后，T8的阈值电压不再受到节点Xl上信号的影响，从而在后续的DAC转化阶段，T8的阈值电压保持为较固定的值。
[0076]本申请提供的锁存器电路单元及用于显示装置的数据驱动电路具有如下优点:
[0077](I)、电路结构较为简单，器件数量少，外接引线的数量也较少。
[0078]传统的结构如图2所示，其具有输出电平的损失，为了弥补传统结构的输出电平损失的问题，一般会要采用“电压自举”的技术，而新的锁存器电路可以节省用于“电压自举”的器件。另外，由于该锁存器将要集成到显示面板上。如果外接引线数量过多，会占据有效的显示面积，影响显示的效果。
[0079](2)、输出信号的高电平值能够达到VDD，而不会有Vt损失的问题。
[0080]对于输出放大电路而言，如图3所示，当输出高电平时，第七晶体管T7被关闭，第八晶体管T8的栅极-源极电压为零。而由于第八晶体管的阈值电压VT8〈0，于是仍然存在导通电流Iup给输出节点Vrat上拉充电。且第八晶体管一直工作于饱和区，因此其导通电流Iup为一恒定值，可表达如下:
W,
[0081]
【权利要求】
1.一种锁存器电路单元，包括级联的采样开关、双稳态单元电路、列同步开关和输出放大电路，其特征在于: 所述采样开关包括第一晶体管(Tl)，第一晶体管(Tl)的信号控制极响应采样脉冲信号，第一电极用于接收数字输入信号，第二电极耦合到双稳态单元电路的输入节点(Xl)； 所述双稳态单元电路包括第二晶体管(T2)、第三晶体管(T3)、第四晶体管(T4)和第五晶体管(T5);第二晶体管(T2)的信号控制极耦合到双稳态单元电路的输出节点(X2)，第一电极耦合到双稳态单元电路的输入节点(XI)，第二电极耦合到第一公共电极；第三晶体管(T3)的信号控制极耦合到双稳态单元电路的输入节点(XI)，第一电极耦合到双稳态单元电路的输出节点(X2)，第二电极耦合到第一公共电极；第四晶体管(T4)的信号控制极和第二电极短接，且耦合到双稳态单元电路的输入节点(XI)，第一电极耦合到第二公共电极；第五晶体管(T5)的信号控制极和第二电极短接，且耦合到双稳态单元电路的输出节点(X2),第一电极I禹合到第二公共电极； 所述列同步开关包括第六晶体管(T6)和存储电容(Cl);第六晶体管(T6)的信号控制极响应列同步信号(LE)，第二电极耦合到双稳态单元电路的输出节点(X2)，第一电极耦合到输出放大电路的输入节点(X3);存储电容(Cl)的一端耦合到输出放大电路的输入节点(X3),另一端I禹合到第一公共电极； 所述输出放大电路包括第七晶体管(T7)和第八晶体管(T8);第七晶体管(T7)的信号控制极耦合到输出放大电路的输入节点(X3)，第一电极耦合到放大电路的输出节点(Vwt)，第二电极耦合到第一公共电极；第八晶体管(T8)的信号控制极短接到其第二电极且耦合到放大电路的输出节点(Vtjut)，第一电极耦合到第二公共电极； 所述第一晶体管(Tl)、第二晶体管(T2)、第三晶体管(T3)、第六晶体管(T6)和第七晶体管(T7)是增强型晶体管；所述第四晶体管(T4)、第五晶体管(T5)和第八晶体管(T8)为耗尽型晶体管。`
2.如权利要求1所述的锁存器电路单元，其特征在于，各晶体管为N型薄膜晶体管，第一公共电极为低电平电压源(Vss)，第二公共电极为高电平电压源(Vdd);或各晶体管为P型薄膜晶体管，第一公共电极为高电平电压源(Vdd)，第二公共电极为低电平电压源(Vss)。
3.如权利要求2所述的锁存器电路单元，其特征在于，各晶体管为单栅晶体管，晶体管的栅极为信号控制极，增强型和耗尽型晶体管通过以下工艺中的一种实现:单/双有源层薄膜晶体管、有源层的等离子体处理、有源层厚度调整。
4.如权利要求2所述的锁存器电路单元，其特征在于，各晶体管为双栅薄膜晶体管，其中一栅作为阈值电压控制极而另一栅作为信号控制极。
5.如权利要求4所述的锁存器电路单元，其特征在于，所述第一晶体管(Tl)、第二晶体管(T2)、第三晶体管(T3)、第六晶体管(T6)和第七晶体管(T7)的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供负电压的第三控制信号(Vtce);所述第四晶体管(T4)、第五晶体管(T5)和第八晶体管(T8)的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供正电压的第四控制信号(Vtcd)。
6.如权利要求4所述的锁存器电路单元，其特征在于，所述第一晶体管(Tl)、第二晶体管(T2)、第三晶体管(T3)、第六晶体管(T6)和第七晶体管(T7)的信号控制极和各自晶体管的阈值电压控制极短接在一起；所述第四晶体管(T4)、第五晶体管(T5)和第八晶体管(T8)的双栅中的底栅作为信号控制极，顶栅作为阈值电压控制极并均耦合到用于提供正电压的第四控制信号(Vtcd)。
7.如权利要求4所述的锁存器电路单元，其特征在于，所述列同步开关还包括第九晶体管(T9)，第九晶体管(T9)为双栅晶体管，双栅短接并且耦合到列同步信号(LE);第九晶体管(T9)的第二电极耦合到双稳态单元电路的输入节点(XI)，其第一电极耦合到第八晶体管(T8)的顶栅。
8.一种用于显示装置的数据驱动电路，其特征在于，包括: 移位寄存器，所述移位寄存器在时钟信号和输入脉冲信号的控制下，顺次地产生采样脉冲信号； 由如权利要求项1-7任一项所述的锁存器电路单元构成的锁存器，所述锁存器在采样脉冲信号的控制下，分时采样所输入的数字信号，并且在锁存器同步信号的作用下并行地输出； 数模转换器，所述数模转换器在转换控制信号的作用下，将并行输入的数字信号转化为模拟信号输出到面板中像素。
【文档编号】H03K3/356GK103490748SQ201310248196
【公开日】2014年1月1日 申请日期:2013年6月21日 优先权日:2013年6月21日
【发明者】张盛东, 廖聪维, 胡治晋 申请人:北京大学深圳研究生院