一种提高列并行单斜率adc转换速率的系统及方法
【专利摘要】本发明公开的一种提高列并行单斜率ADC转换速率的系统及方法，在确保了单斜率ADC结构简单，高信噪比的前提下，利用粗细量化的核心思想，将TDC合理的利用到传统的单斜率ADC中，通过高低位分别量化的方式，极大的提高了单斜率ADC的转换速率。同时本发明结构简单，可移植性强，整个TDC作为一个模块对已有的基于单斜率ADC的平面阵列模数转换电路进行添加，就可以提高原有单斜率ADC的精度。
【专利说明】一种提高列并行单斜率ADC转换速率的系统及方法
【技术领域】
[0001]本发明属于高精度大平面阵列模数转换【技术领域】，具体涉及一种提高列并行单斜率ADC转换速率的系统，本发明还涉及采用上述系统提高列并行单斜率ADC转换速率的方法。
【背景技术】
[0002]随着市场的需求，无论是图像传感器技术还是焦平面技术等平面阵列技术，其发展方向都主要集中在高速、高精度，高分辨率，也都是采用列并行处理方式。单斜率ADC具有结构简单、可扩展性高，固定噪声小等优点，很适合现代平面阵列技术发展的趋势。但是单斜率ADC转换速率比较低，完成一次转换需要2N个时钟周期，其中N为ADC的精度。随着精度的提高，转换时间呈指数增长，此外为了满足视频需要(帧频要求)，大规模平面阵列(即高分辨率要求)等都要求ADC有较高的转换速率。
[0003]已有文献中针对单斜率ADC缺陷的改进方法主要有:
[0004]Multiple-ramp single-slope (MRSS) ADC,采用多斜坡电路产生高位斜坡和低位斜坡，所有列先进行一次高位量化，之后每一列根据其高位输出选择低位所在斜坡再进行低位量化。这种方法虽然可以提高单斜率ADC的转换速率，但是一方面数字控制模块非常复杂，另一方面多斜坡电路的精度要求非常高，面积非常大。
[0005]Mult1-clock single-slope (MCSS) ADC,采用分段时钟的方式对比较器翻转时间
进行进一步量化。但是一方面产生多分段时钟需要更高的主时钟频率，另一方面量化时间非常小，很容易产生误差。
【发明内容】
[0006]本发明的目的是提供一种提高列并行单斜率ADC转换速率的系统，解决了现有提高单斜率ADC转换速率方案中，斜坡电路精度要求高、占用面积大、数字控制结构复杂，时钟频率过高的缺点。
[0007]本发明的另一目的是提供采用上述系统提高列并行单斜率ADC转换速率的方法。
[0008]本发明所采用的技术方案是:一种提高列并行单斜率ADC转换速率的系统，包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路、预放大电路、高速动态锁存比较器，高速动态锁存比较器的输出端依次连接有N/2-bit计数器、寄存器，预放大电路还与电压-时间转换电路连接，两列或两列以上电路共用一个斜坡模块。
[0009]本发明所采用的另一技术方案是:一种提高列并行单斜率ADC转换速率的方法，具体按照以下步骤实施:
[0010]步骤1:首先，在CDS双采样电路中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；然后，在预放大电路中，对双采样的电压信号进行预放大处理；接着，各列α X关断，通过β X连接到斜坡模块，每一列对该列处理完成的模拟信号Vin进行采样保持;[0011]步骤2:进行第一阶段粗量化，得到P-bit高位量化数字结果；
[0012]步骤3:根据不同列比较器输出信号翻转时间的不同，打开该列TDC模块，开始第二阶段细量化，得到Q-bit低位量化数字结果；
[0013]步骤4:将步骤2和步骤3得到的高低位量化结果进行数字拟合，完成一行模拟信
号到数字信号转换的时间
【权利要求】
1.一种提高列并行单斜率ADC转换速率的系统，其特征在于，包括两列或两列以上电路，每列电路包括依次连接的CDS双采样电路(I )、预放大电路(2)、高速动态锁存比较器(5),高速动态锁存比较器(5)的输出端依次连接有N/2-bit计数器(6)、寄存器(7)，预放大电路(2)还与电压-时间转换电路(3)连接，两列或两列以上电路共用一个斜坡模块(4)。
2.一种提高列并行单斜率ADC转换速率的方法，其特征在于，采用一种提高列并行单斜率ADC转换速率的系统，其结构为:包括两列或两列以上电路，每列电路包括依次连接的⑶S双采样电路(I)、预放大电路(2 )、高速动态锁存比较器(5 )，高速动态锁存比较器(5 )的输出端依次连接有N/2-bit计数器(6 )、寄存器(7 )，预放大电路(2 )还与电压-时间转换电路(3 )连接，两列或两列以上电路共用一个斜坡模块(4 ); 具体按照以下步骤实施: 步骤1:首先，在CDS双采样电路(I)中，逐行对大规模平面阵列中产生的模拟信号进行CDS双采样；然后，在预放大电路(2)中，对双采样的电压信号进行预放大处理；接着，各列αχ关断，通过βχ连接到斜坡模块(4)，每一列对该列处理完成的模拟信号Vin进行采样保持； 步骤2:进行第一阶段粗量化，得到P-bit高位量化数字结果； 步骤3:根据不同列比较器输出信号翻转时间的不同，打开该列TDC模块，开始第二阶段细量化，得到Q-bit低位量化数字结果； 步骤4:将步骤2和步骤3得到的高低位量化结果进行数字拟合，完成一行模拟信号到_] 217—I数字信号转换的时间fms s—= 一，其中f；lk为计数器的时钟频率，转换速
Jclk Jclk率提高了卜雛' 倍，BP p 20^倍，其中N=p+Q，当P=Q时，转换速率达到最大。
Tmsscom.2P +2Q-2
3.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤2具体按照以下步骤实施:高速动态锁存比较器(5)开始第一阶段粗量化，N/2-bit计数器(6)开始第一次计数，当斜坡电压信号Vramp降低到小于某一列或者某几列输入信号Vin时，这一列或者这几列的比较器输出信号发生翻转，N/2-bit计数器(6)停止计数，将量化得到的P-bit高位数字信号存入寄存器(7)中，此时其他列仍处于粗量化阶段。
4.根据权利要求2所述的提高列并行单斜率ADC转换速率的方法，其特征在于，所述的步骤3具体按照以下步骤实施:控制αχ导通，β X关断，该列或某几列与斜坡模块(4)断开，同时电压-时间转换电路(3)、高速动态锁存比较器(5)，N/2-bit计数器(6)开始工作，电流源连接到模拟信号，输入信号根据电流源线性放电，此时ADC处于Q-bit低位比较阶段，当高速动态锁存比较器(5)再次发生翻转时，计数器停止计数，数据暂存到寄存器(7)中，此时该列或几列处于细量化阶段。
【文档编号】H03M1/12GK103427841SQ201310294519
【公开日】2013年12月4日 申请日期:2013年7月12日 优先权日:2013年7月12日
【发明者】余宁梅, 吕楠, 张鹤玖 申请人:西安理工大学