具有分式局部迭代的ldpc解码器的制造方法
【专利摘要】本发明涉及用于具有分式局部迭代的LDPC解码器的系统和方法，其中可以在具有LDPC解码器和数据检测器的数据处理系统内使用分式局部迭代以更好地平衡LDPC解码器和数据检测器的处理时间。
【专利说明】具有分式局部迭代的LDPC解码器
【背景技术】
[0001]已经开发出各种各样的包括存储系统、移动电话系统和无线电传输系统在内的数据处理系统。在这样的系统中，数据通过某种介质从发送方传输至接收方。例如，在存储系统中，数据通过存储介质从发送方(也就是写函数)发送至接收方(也就是读函数)。在以数字数据的形式存储和传输信息时引入的错误如果不予以校正就可能会破坏数据并使信息变得不可用。任何传输的有效性都会受到由各种因素造成的任何数据损失的影响。已经开发出多种类型的错误校验系统来检测和校正数字数据中的错误。例如，在可能是最简单的系统内，可以向一组数据位中加入奇偶校验位以确保该组数据位(包括奇偶校验位在内)具有偶数个或奇数个I。在使用奇数的奇偶性时，一旦准备好用于存储或传输的数据就计算组内设定为I的数据位的数量，并且如果在组内有偶数个1，那么奇偶校验位即被设定为I以确保该组具有奇数个I。如果组内有奇数个1，那么奇偶校验位即被设定为O以确保该组具有奇数个I。在从存储设备取出数据或从传输设备接收到数据之后，可以再次校验奇偶性，并且如果数据组具有偶数的奇偶性，那就说明数据内引入了至少一处错误。在这种过于简单的层级，能够检测出部分错误但是无法校正。
[0002]奇偶校验位也可以在包括低密度奇偶校验(LDPC)解码器的错误校正系统中使用。LDPC码是一种能够在如图1所示的Tanner图100中直观表示的基于奇偶性的编码。在LDPC解码器中，针对一组变量节点110，112，114，116，118，120, 122和124在多个校验节点102，104, 106和108中执行多次奇偶校验。在设计LDPC编码时选择变量节点110-124和校验节点102-108之间的连接(或边)以平衡节点强度和获取数据时执行LDPC编码所需解码器的复杂度。在设计LDPC编码时选择组内奇偶校验位的数量和布局。消息以迭代过程在连接的变量节点110-124和校验节点102-108之间传递，从而将应在变量节点110-124内出现的数值的相关置信度传输至连接的校验节点102-108。根据消息在校验节点102-108内执行奇偶校验并且如有必要就将结果送回连接的变量节点110-124以更新置信度。LDPC解码器可以用二进制或非二进制的方式实施。在二进制LDPC解码器中，变量节点110-124包含基于数据组的标量值以及从存储设备取出、由传输系统接收或者以某种其他方式获得的奇偶校验位。二进制LDPC解码器中的消息是作为纯似然概率值或对数似然比值(LLR)传输的标量值以表示发送变量节点包含特定值的概率。在非二进制LDPC解码器中，变量节点110-124包含的符号来自于伽罗瓦域(Galois Field)和包含有限数量元素的有限域GF(Pk),其特征在于尺寸Pk，其中P是质数且k是正整数。非二进制LDPC解码器中的消息是多维向量，通常是纯似然概率向量或LLR向量。
[0003]变量节点110-124和校验节点102-108之间的连接可以如下以矩阵形式表示，其中列表示变量节点，行表示校验节点，而伽罗瓦域中位于变量节点列和校验节点行交点处的随机非零元素a(i，j)就表示变量节点和校验节点之间的连接并且提供了用于所述变量节点和校验节点之间传递消息的置换(permutation):
【权利要求】
1.一种用于处理数据的装置，包括: 可操作用于检测数据集内的数据值的数据检测器；和 可操作用于对所述数据集反复执行多次解码迭代的低密度奇偶校验解码器，其中所述多次解码迭代包括完整解码迭代和分式解码迭代的选择以平衡解码器处理时间和检测器处理时间。
2. 如权利要求1所述的装置，其中所述低密度奇偶校验解码器可操作用于在所述解码器处理时间不超过所述检测器处理时间的前提下确定完整解码迭代和分式解码迭代的所述选择内能够包括的完整解码迭代次数和分式解码迭代次数。
3.如权利要求2所述的装置，其中所述低密度奇偶校验解码器可操作用于在所述解码器处理时间不超过所述检测器处理时间的前提下在完整解码迭代和分式解码迭代的所述选择内包括尽可能多的完整解码迭代和分式解码迭代。
4.如权利要求1所述的装置，进一步包括:分式迭代控制器，可操作用于将所述检测器处理时间从所述数据检测器送至所述低密度奇偶校验解码器。
5.如权利要求1所述的装置，其中所述数据检测器包括软输出Viterbi算法检测器。
6.如权利要求1所述的装置，其中针对相同的数据集平衡所述解码器处理时间和所述检测器处理时间。
7.如权利要求1所述的装置，其中针对在所述数据检测器和所述低密度奇偶校验解码器内并行处理的不同数据集平衡所述解码器处理时间和所述检测器处理时间。
8.如权利要求1所述的装置，其中所述低密度奇偶校验解码器包括未分层解码器，并且其中所述分式解码迭代包括局部解码迭代，其中在所述局部解码迭代期间处理用于所述未分层解码器的H矩阵内的多列构成的子集。
9.如权利要求1所述的装置，其中所述低密度奇偶校验解码器包括分层解码器，并且其中所述分式解码迭代包括局部解码迭代，其中在所述局部解码迭代期间处理用于所述分层解码器的H矩阵内的多层构成的子集。
10.如权利要求1所述的装置，其中所述低密度奇偶校验解码器可操作用于根据在一次分式解码迭代中生成的新数据和在一次完整解码迭代中生成的旧数据的组合在所述一次分式解码迭代中生成校验节点到变量节点的消息。
11.如权利要求1所述的装置，其中所述装置被实施为集成电路。
12.如权利要求1所述的装置，其中所述装置被装入存储设备内。
13.如权利要求12所述的装置，其中所述存储设备包括独立盘冗余阵列。
14.如权利要求1所述的装置，其中所述装置被装入传输系统内。
15.一种用于处理数据的方法，包括: 检测数据检测器内的数据集的数据值； 确定用于所述数据检测器内的数据集的检测器处理时间；以及 在低密度奇偶校验解码器内对所述数据集执行多次局部解码迭代，其中所述多次局部解码迭代包括完整解码迭代和分式解码迭代的选择以平衡解码器处理时间和所述检测器处理时间。
16.如权利要求15所述的方法，进一步包括:在解码器处理时间不超过所述检测器处理时间的前提下在所述多次局部解码迭代中包括尽可能多的完整解码迭代和分式解码迭代。
17.如权利要求15所述的方法，其中所述低密度奇偶校验解码器包括未分层解码器，并且其中执行一次分式解码迭代包括在所述局部解码迭代期间处理用于未分层解码器的H矩阵内的多列构成的子集。
18.如权利要求15所述的方法，其中所述低密度奇偶校验解码器包括分层解码器，并且其中执行一次分式解码迭代包括在所述局部解码迭代期间处理用于所述分层解码器的H矩阵内的多层构成的子集。
19.如权利要求15所述的方法，其中执行一次分式解码迭代包括根据在所述的一次分式解码迭代中生成的新数据和在一次完整解码迭代中生成的旧数据的组合在所述一次分式解码迭代中生成校验节点到变量节点的消息。
20.—种存储系统，包括: 保存数据集的存储介质； 读/写头组件，可操作用于感测所述存储介质内的所述数据集；以及 用于处理所述数据集的装置，包括: 可操作用于检测所述数据集内的所述数据值的数据检测器；和 可操作用于对所述数据集反复执行多次解码迭代的低密度奇偶校验解码器，其中所述多次解码迭代包括完整解码迭代和分式解码迭代的选择以平衡解码器处理时间和检测器处理时间。`
【文档编号】H03M13/11GK103684475SQ201310301323
【公开日】2014年3月26日 申请日期:2013年7月18日 优先权日:2012年9月22日
【发明者】杨少华, 王仲立, 刘丹, 李宗旺 申请人:Lsi公司