输出缓冲器及半导体装置制造方法
【专利摘要】本发明涉及输出缓冲器及半导体装置。本发明的目的在于，提供一种能使过冲及下冲减低，并且能与所使用的电源电压的电压值无关地生成不会产生波形失真的输出信号的输出缓冲器及半导体装置。在设置于根据输入信号送出与电源电压对应的电压值的第一晶体管与输出线之间的电压缓和用的第二晶体管的栅极端子，施加将该第二晶体管设定为导通状态而且跟踪电源电压使第二晶体管的栅极-源极间电压为固定的电源对应偏置电压。
【专利说明】输出缓冲器及半导体装置
【技术领域】
[0001]本发明涉及由互补型的MOS (Metal Oxide Semiconductor:金属氧化物半导体)构成的输出缓冲器及形成有这样的输出缓冲器的半导体装置。
【背景技术】
[0002]作为这样的输出缓冲器，提出了为了使输出电压的过冲(overshoot)及下冲(undershoot)缓和而分别在根据输入信号互补性地成为导通(ON)截止(OFF)状态的p通道MOS型的晶体管及η通道MOS型的晶体管与输出端子之间设置有电压缓和用的MOS晶体管的输出缓冲器(例如，参照专利文献I的图1 (a))。在该输出缓冲器中，通过在上述的电压缓和用的每个晶体管的栅极端子施加固定的偏置电压Vb，从而使其分别作为电阻元件进行动作。由此，可抑制流入到输出端子的输出电流的急剧的变动，与此相伴地，可减轻输出电压的过冲及下冲。
[0003]此外，当前，作为驱动这样的输出缓冲器的电源电压，允许3.0伏?3.6伏的电压范围的输出缓冲器正在被产品化。
[0004]此时，在上述的输出缓冲器中，在使用3.6伏作为电源电压的情况下，电压缓和用的晶体管的栅极一源极间电压变为(3.6-VB)伏，送出与该(3.6-VB)伏的平方成比例的输出电流。
[0005]另一方面，在使用3.0伏作为电源电压的情况下，电压缓和用的晶体管的栅极一源极间电压变为(3.0-Vb)伏，送出与该(3.0-Vb)伏的平方成比例的输出电流。
[0006]因此，与电源电压为3.6伏的情况相比，在电源电压是3.0伏的情况下，输出电流显著变低。从而，在连接于输出缓冲器的负载大的情况下，会产生在输出信号波形产生失真的问题。
[0007]现有技术文献
专利文献
专利文献1:特开平07 - 66715号公报。
【发明内容】
[0008]发明要解决的课题
本发明是为了解决这样的问题而完成的，其目的在于，提供一种能使过冲及下冲减低，并且即使所使用的电源电压是允许范围的下限电压值也能生成不会产生波形失真的输出信号的输出缓冲器及半导体装置。
[0009]用于解决课题的方案
本发明的输出缓冲器是响应于输入信号而经由输出线送出具有与电源电压对应的电压值的输出信号的输出缓冲器，具有:在源极端子施加所述电源电压并对栅极端子供给所述输入信号的第一 MOS晶体管；漏极端子与所述输出线连接并在源极端子连接有所述第一MOS晶体管的漏极端子的第二 MOS晶体管；以及生成一边根据所述电源电压而变化一边将所述第二 MOS晶体管设为导通状态而且具有使所述第二 MOS晶体管的栅极一源极间电压为固定的电压值的偏置电压，并将其供给给所述第二 MOS晶体管的栅极端子的偏置生成电路。
[0010]此外，本发明的半导体装置是形成有响应于输入信号而经由输出线送出具有与电源电压对应的电压值的输出信号的输出缓冲器的半导体装置，所述输出缓冲器具有:在源极端子施加所述电源电压并对栅极端子供给所述输入信号的第一 MOS晶体管；漏极端子与所述输出线连接并在源极端子连接有所述第一 MOS晶体管的漏极端子的第二 MOS晶体管；以及生成一边根据所述电源电压进行变化一边将所述第二 MOS晶体管设为导通状态而且具有使所述第二 MOS晶体管的栅极-源极间电压为固定的电压值的偏置电压，并将其供给给所述第二 MOS晶体管的栅极端子的偏置生成电路。
[0011]发明效果
本发明的输出缓冲器在设置于根据输入信号送出与电源电压对应的电压值的第一 MOS晶体管I与输出线之间的电压缓和用的第二 MOS晶体管2的栅极端子施加将该第二 MOS晶体管设定为导通状态而且跟踪电源电压使第二 MOS晶体管的栅极一源极间电压为固定的电源对应偏置电压。从而，通过设置电压缓和用的晶体管，可减低在输出信号产生的下冲及过冲。进而，即使电源电压为其电压允许范围内的任意的电压值，电压缓和用的第二MOS晶体管的栅极一源极间电压也为固定。
[0012]因此，根据本发明的输出缓冲器，因为能与电源电压的电压值无关地送出固定的输出电流，所以即使所使用的电源电压是其电压允许范围内的下限电压值，也能送出不会产生波形失真的高品质的输出信号。
【专利附图】
【附图说明】
[0013]图1是示出本发明的输出缓冲器100的电路图。
[0014]图2是示出电源对应偏置生成电路52的内部结构的电路图。
[0015]图3是示出在电源对应偏置生成电路52生成的电源对应偏置电压Bva的对电源电压推移特性的特性图。
【具体实施方式】
[0016]图1是示出本发明的输出缓冲器100的电路图。
[0017]图1所示的输出缓冲器100形成在作为CMOS半导体装置的半导体基板，以电压允许范围为3.0伏?3.6伏的电源电压VDD进行动作。输出缓冲器100包括p通道MOS型的晶体管I及2、η通道MOS型的晶体管3及4、偏置电压生成电路5。此时，晶体管I及4是成为本输出缓冲器100的核心的逆变器部，晶体管2及3是设置为电压变动缓和用的晶体管。
[0018]对高电位侧的晶体管I及低电位侧的晶体管4各自的栅极端子供给输入信号Din。在晶体管I的源极端子施加例如3.0?3.6伏的电源电压VDD，在其漏极端子连接有晶体管2的源极端子。对晶体管2的栅极端子供给从偏置电压生成电路5供给的电源对应偏置电压Bva (进行后述)，其漏极端子与输出线Lott连接。
[0019]在低电位侧的晶体管4的源极端子施加例如O伏的接地电压VSS，在其漏极端子连接有晶体管3的源极端子。对晶体管3的栅极端子供给从偏置电压生成电路5供给的例如3.0伏的固定偏置电压Bfx，其漏极端子与输出线Ltot连接。[0020]偏置电压生成电路5具有固定偏置生成电路51和电源对应偏置生成电路52。
[0021]固定偏置生成电路51基于电源电压VDD生成例如3.0伏的固定偏置电压Bfx，并将其供给给电压变动缓和用的晶体管3的栅极端子。
[0022]电源对应偏置生成电路52基于电源电压VDD像以下那样生成电源对应偏置电压Bva，并将其供给给电压变动缓和用的晶体管2的栅极端子。
[0023]图2是示出这样的电源对应偏置生成电路52的内部结构的一个例子的电路图。
[0024]在图2中，相互以串联方式连接的η通道MOS型的晶体管52(^~520n分别进行二极管连接。在该串联连接中的一端的晶体管520i的漏极端子施加电源电压VDD，在另一端的晶体管520n的源极端子施加接地电压VSS。此时，由晶体管520i~520η (η是2以上的整数)造成的在晶体管彼此的每个连接点产生的电压作为成为基准电压的候补的候补电压R1~Rlri供给给选择器521。即，晶体管520i~520n作为由串联连接的η个电阻构成的分压电路进行动作，将由对电源电压VDD进行分压而得到的各自不同的电压值构成的候补电压R1-Rn-1供给给选择器521。
[0025]选择器521从候补电压R1~Rlri之中，选择用外部供给的基准电压选择信号SELk示出的一个候补电压作为基准电压REF，并经由线LI将其供给给开关元件522的一端及运算放大器523的非反转输入端子。
[0026]在开关元件522的另一端连接有定电流源524。开关元件522根据外部供给的基准电压微调信号Rcnt变成导通状态，从上述线LI导出在定电流源524生成的定电流。由此，线LI上的电压下降。即，开关元件522及定电流源524作为根据基准电压微调信号Rcmt使基准电压REF的电压值下降规定值的基准电压调整单元进行动作。
[0027]运算放大器523的输出端子经由线L2与电阻525的一端及下一级的运算放大器526的非反转输入端子连接。电阻525的另一端与电阻527的一端及运算放大器523的反转输入端子连接。在电阻527的另一端施加接地电压VSS。根据这样的结构，运算放大器523作为非反转放大电路进行动作，将对基准电压REF的电压值以增益(1+电阻525的电阻值/电阻527的电阻值)进行放大的电压作为偏置电压BV送出到线L2上。
[0028]运算放大器526作为其输出端子与自身的反转输入端子进行连接而成的所谓的电压跟随电路进行动作，将用偏置电压BV示出的电压作为电源对应偏置电压Bva以低阻抗进行输出。
[0029]根据图2所示的结构，电源对应偏置生成电路52跟踪电压允许范围为3.0伏~3.6伏的电源电压VDD，生成如图3所示的具有O伏~0.6伏的电压值的电源对应偏置电压Bva。即，如图3所示，在电源电压VDD是作为电压允许范围的上限电压值的3.6伏的情况下，生成具有0.6伏的电压值的电源对应偏置电压Bva，在是作为下限电压值的3.0伏的情况下，生成具有O伏的电压值的电源对应偏置电压Bva。
[0030]总之，在电源对应偏置生成电路52中，在电源电压VDD为其允许范围(3.0~3.6伏)的下限电压值(3.0伏)的情况下，与电源电压VDD为上限电压值(3.6伏)的情况相比，生成电压值低允许范围的电压宽度即3.6伏-3.0伏=0.6伏的量的电源对应偏置电压。
[0031]另外，在该电源对应偏置生成电路52中，如图3所示，为了生成跟踪电源电压VDD的电源对应偏置电压Bva，首先，根据基准电压选择信号SELK，从对电源电压VDD进行分压得到的候补电压R1?Rlri之中选择一个最适合作为基准电压REF的候补电压。此时，在电源电压VDD为3.0伏的情况下，通过电压下降调整单元522、524的电压下降调整选择线LI上的基准电压REF变为O伏的候补电压R。进而，在使电源电压VDD从3.0伏推移为3.6伏的情况下，以使电源对应偏置电压Bva如图3所示地从O伏推移为0.6伏的方式设定运算放大器523的增益，S卩，设定电阻525及527的电阻值。
[0032]以下，对具有图1所示的结构的输出缓冲器100的动作进行说明。
[0033]首先，当供给逻辑电平I的输入信号Din时，晶体管I被设定为截止状态，晶体管4被设定为导通状态，因此，从输出线Lott侧经由晶体管3及4引入电流。由此，输出线Lott上的电压下降，其结果是，与接地电压VSS对应的逻辑电平O的输出信号Dtot经由输出线Ltot被送出。另一方面，当供给逻辑电平O的输入信号Din时，晶体管I被设定为导通状态，晶体管4被设定为截止状态，因此，基于电源电压VDD的电流经由晶体管I及2被送出到输出线Ltot。由此，输出线Ltot上的电压上升，其结果是，与电源电压VDD对应的逻辑电平I的输出Ih号Dciut经由输出线Lciut被送出。
[0034]在此，在电源电压VDD为电压允许范围的上限电压值即3.6伏的情况下，对电压缓和用的晶体管2的栅极端子供给如图3所示的0.6伏的电源对应偏置电压Bva，因此，该晶体管2的栅极一源极间电压变为(3.6-0.6)伏，即3.0伏。从而，在供给了逻辑电平O的输入信号Din的情况下，晶体管I变为导通状态，与晶体管2的栅极一源极间电压即3.0伏的平方成比例的输出电流被送出到输出线Lott。
[0035]另一方面，在电源电压VDD为电压允许范围的下限电压值即3.0伏的情况下，对晶体管2的栅极端子供给图3所示的O伏的电源对应偏置电压Bva，因此，该晶体管2的栅极一源极间电压变为3.0伏。从而，在供给了逻辑电平O的输入信号Din的情况下，晶体管I变为导通状态，与作为电压缓和用的晶体管2的栅极一源极间电压的3.0伏的平方成比例的输出电流被送出到输出线Lot。
[0036]因此，在如图1?图2所示的输出缓冲器100中，通过设置电压缓和用的MOS晶体管2、3，从而可减低在输出信号产生的下冲及过冲。进而，即使电源电压VDD为其电压允许范围(3.0伏?3.6伏)内的任意的电压值，电压缓和用的晶体管的栅极一源极间电压也会变得固定(3.0伏)，因此，能与电源电压的电压值无关地送出固定的输出电流。从而，即使所使用的电源电压为其电压允许范围内的下限电压值(3.0伏)，也能送出不会产生波形失真的高品质的输出信号Dot。
[0037]另外，在图1所示的实施例中，虽然在电压缓和用的η通道MOS型的晶体管3的栅极端子与电源电压VDD (3.0?3.6伏)无关地施加固定的偏置电压Bfx，但是，也可以施加跟踪电源电压VDD而在Vth?3.0伏(Vth:晶体管3的阈值电压)间进行推移的偏置电压。
[0038]附图标记说明
1、2:ρ通道MOS型晶体管；
3、4:η通道MOS型晶体管；
5:偏置电压生成电路。
【权利要求】
1.一种输出缓冲器，响应于输入信号而经由输出线送出具有与电源电压对应的电压值的输出信号，所述输出缓冲器，其特征在于，具有: 第一 MOS晶体管，在源极端子施加所述电源电压，对栅极端子供给所述输入信号； 第二MOS晶体管，漏极端子与所述输出线连接，在源极端子连接有所述第一MOS晶体管的漏极端子；以及 偏置生成电路，生成一边根据所述电源电压而变化一边将所述第二 MOS晶体管设为导通状态而且具有使所述第二 MOS晶体管的栅极-源极间电压为固定的电压值的偏置电压，并将其供给给所述第二 MOS晶体管的栅极端子。
2.根据权利要求1所述的输出缓冲器，其特征在于， 在所述偏置生成电路中，在所述电源电压是允许范围的下限电压值的情况下，与是上限电压值的情况相比，生成电压值低所述允许范围的电压宽度的量的偏置电压。
3.根据权利要求1或2所述的输出缓冲器，其特征在于，所述偏置生成电路包括: 分压单元，对所述电源电压进行分压而生成各自不同的多个候补电压； 选择器，从所述多个候补电压之中选择由选择信号示出的一个候补电压，将其作为基准电压送出； 基准电压调整单元，使所述基准电压的电压值下降规定值；以及放大单元，生成对由所述基准电压调整单元实施了调整的基准电压进行放大的电压作为所述偏置电压。
4.根据权利要求1~3的任一项所述的输出缓冲器，其特征在于，还包括: 第三MOS晶体管，漏极端子与所述输出线连接； 第四MOS晶体管，在源极端子施加接地电压，漏极端子与所述第三MOS晶体管的源极端子连接，对栅极端子供给所述输入信号；以及 固定偏置生成电路，基于所述电源电压生成将所述第三MOS晶体管设定为导通状态的固定电压值的偏置电压，将其供给给所述第三MOS晶体管的栅极端子。
5.一种半导体装置，形成有响应于输入信号而经由输出线送出具有与电源电压对应的电压值的输出信号的输出缓冲器，所述半导体装置的特征在于，所述输出缓冲器具有: 第一 MOS晶体管，在源极端子施加所 述电源电压，对栅极端子供给所述输入信号； 第二MOS晶体管，漏极端子与所述输出线连接，在源极端子连接有所述第一MOS晶体管的漏极端子；以及 偏置生成电路，生成一边根据所述电源电压而变化一边将所述第二 MOS晶体管设为导通状态而且具有使所述第二 MOS晶体管的栅极-源极间电压为固定的电压值的偏置电压，并将其供给给所述第二 MOS晶体管的栅极端子。
6.根据权利要求5所述的半导体装置，其特征在于， 在所述偏置生成电路中，在所述电源电压是允许范围的下限电压值的情况下，与是上限电压值的情况相比，生成电压值低所述允许范围的电压宽度的量的偏置电压。
7.根据权利要求5或6所述的半导体装置，其特征在于，所述偏置生成电路包括: 分压单元，对所述电源电压进行分压而生成各自不同的多个候补电压； 选择器，从所述多个候补电压之中选择由选择信号示出的一个候补电压，将其作为基准电压送出；基准电压调整单元，使所述基准电压的电压值下降规定值；以及放大单元，生成对由所述基准电压调整单元实施了调整的基准电压进行放大的电压作为所述偏置电压。
8.根据权利要求5~7的任一项所述的半导体装置，其特征在于，所述输出缓冲器还包括: 第三MOS晶体管，漏极端子与所述输出线连接； 第四MOS晶体管，在源极端子施加接地电压，漏极端子与所述第三MOS晶体管的源极端子连接，对栅极端子供给所述输入信号；以及 固定偏置生成电路，基于所述电源电压生成将所述第三MOS晶体管设定为导通状态的固定电压值的偏置电压，将其供给给所述第三MOS晶体管的栅极端子。
【文档编号】H03K19/0185GK103580674SQ201310315660
【公开日】2014年2月12日 申请日期:2013年7月25日 优先权日:2012年7月25日
【发明者】宫崎真裕, 桥立修一 申请人:拉碧斯半导体株式会社