延迟时间差检测及调整装置与方法
【专利摘要】本发明公开了一种延迟时间差检测及调整装置及方法，该装置包含：第一延迟电路，包含串接的第一延迟单元，用来接收第一时脉并加以传输；第二延迟电路，包含串接的第二延迟单元，用来接收第二时脉并加以传输；储存电路，包含储存单元，耦接第一与第二延迟电路，储存单元包含数据输入端以及工作时脉接收端，数据输入端耦接第一延迟电路以接收第一时脉，工作时脉接收端耦接第二延迟电路以接收第二时脉，储存电路依据第二时脉记录第一时脉的电平；延迟控制电路，耦接第二延迟电路；分析电路，耦接储存电路的至少一输出端，用来依据第一时脉的周期以及电平产生一分析结果，分析结果指示第一延迟单元与第二延迟单元的单位延迟时间差。
【专利说明】延迟时间差检测及调整装置与方法
【技术领域】
[0001]本发明是关于检测及调整装置与方法，尤其是关于延迟时间差检测及调整装置与方法。
【背景技术】
[0002]于一同步电路中，不同的元件需要依据一共同的参考时脉来同步运作。该参考时脉通常由一频率合成器依据一来源时脉而产生。然而，由于该频率合成器与该些元件间的传输路径不尽相同，因此该些元件所接收到的参考时脉间可能存在着时间差(相位差)，此情形称为时脉偏移(clock skew)，严重者会造成电路的误运作。
[0003]随着工艺演进以及伴随的工艺飘移(process variat1n),前述时脉偏移的问题愈形严峻。解决方式是在电路的设计阶段即增加该同步电路对于时脉偏移的容忍力(例如增加时序的保护频带(Guard Band)及/或增设时脉降级参数(clock de-ratingfactor))，或者为该同步电路增设校正功能以修正该时脉偏移。然而，上述设计考量若过于宽松，将无法有效解决时脉偏移；若过于严格，则会造成设计资源的浪费，因此，准确地检测时脉偏移量以供参考成为资源善用的关键。但目前的时脉偏移量检测技术受限于元件的精度(例如延迟元件的最小延迟量)而仅能粗略地检测时脉偏移程度，有鉴于此，本领域需要一种能够提高时脉检测精准度的技术，藉以准确地检测时脉偏移量以供校正或其它利用。
[0004]更多关于本领域的现有技术可参考下列文献:专利号6671652的的美国专利；以及专利号7400555的美国专利。
【发明内容】
[0005]有感于现有技术的不足，本发明的一目的在于提供一种延迟时间差检测及调整装置与一种延迟时间差检测及调整方法，以检测并调整二延迟电路的一延迟时间差。
[0006]本发明的另一目的在于提供上述延迟时间差检测及调整装置与方法，以提高时脉检测的精准度。
[0007]本发明揭示了一种延迟时间差检测装置，包含:一第一延迟电路，包含多个串接的第一延迟单元，用来接收一第一时脉并加以传输；一第二延迟电路，包含多个串接的第二延迟单元，用来接收一第二时脉并加以传输，其中该第二延迟电路的延迟时间是可调整的；一储存电路，包含多个储存单元，耦接该第一与第二延迟电路，其中每该储存单元包含一数据输入端以及一工作时脉接收端，该数据输入端耦接该第一延迟电路以接收该第一时脉，该工作时脉接收端耦接该第二延迟电路以接收该第二时脉，该储存电路依据该第二时脉记录该第一时脉的多个电平；以及一分析电路，耦接该储存电路的至少一输出端，用来依据该第一时脉的周期以及该多个电平产生一分析结果。
[0008]本发明揭示了另一种延迟时间差检测及调整装置，能够检测并调整二延迟电路的一延迟时间差。依据本发明的一实施例，该检测装置包含:一第一延迟电路，包含多个串接的第一延迟单元，用来接收一第一时脉并加以传输；一第二延迟电路，包含多个串接的第二延迟单元，用来接收一第二时脉并加以传输，其中该第二延迟电路的延迟时间是可调整的；一储存电路，包含多个储存单元，耦接该第一与第二延迟电路，其中每该储存单元包含一数据输入端以及一工作时脉接收端，该数据输入端耦接该第一延迟电路以接收该第一时脉，该工作时脉接收端耦接该第二延迟电路以接收该第二时脉，该储存电路依据该第二时脉记录该第一时脉的多个电平；一延迟控制电路，耦接该第二延迟电路，用来调整该第二延迟电路的延迟时间；以及一分析电路，耦接该储存电路的至少一输出端，用来依据该第一时脉的周期以及该多个电平产生一分析结果，该分析结果指示或用来推导该第一延迟单元与该第二延迟单元的一单位延迟时间差。
[0009]本发明解释了一种延迟时间差检测方法，通过一延迟时间差检测及调整装置来执行，包含:利用多个串接的第一延迟单元来接收一第一时脉并加以传输；利用多个串接的第二延迟单元来接收一第二时脉并加以传输；利用多个储存单元依据该第二时脉记录该第一时脉的多个电平；以及依据该第一时脉的周期以及该多个电平产生一分析结果。
[0010]本发明亦揭示了另一种延迟时间差检测及调整方法，能够检测并调整二延迟电路的一延迟时间差，通过本发明的延迟时间差检测装置或其等效装置来执行。依据本发明的的一实施例，该检测方法包含:利用多个串接的第一延迟单元来接收一第一时脉并加以传输；利用多个串接的第二延迟单元来接收一第二时脉并加以传输；利用多个储存单元依据该第二时脉记录该第一时脉的多个电平；依据该第一时脉的周期以及该多个电平产生一分析结果，该分析结果指示或用来推导该第一延迟单元与该第二延迟单元的一单位延迟时间差；调整该多个第二延迟单元所贡献的延迟时间；以及重新产生该分析结果。
[0011]有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
【专利附图】
【附图说明】
[0012]图1为本发明的延迟时间差检测及调整装置的一实施例的示意图；以及图2为本发明的延迟时间差检测及调整方法的一实施例的流程图。
[0013]其中，附图标记说明如下:
[0014]100延迟时间差检测及调整装置
[0015]110第一延迟电路
[0016]112第一延迟单元
[0017]120第二延迟电路
[0018]122第二延迟单元
[0019]130储存电路
[0020]132储存单元
[0021]140延迟控制电路
[0022]150分析电路
[0023]S210利用多个串接的第一延迟单元来接收一第一时脉并加以传输
[0024]S220利用多个串接的第二延迟单元来接收一第二时脉并加以传输
[0025]S230利用多个储存单元依据该第二时脉记录该第一时脉的多个电平
[0026]S240依据该第一时脉的周期以及该多个电平产生一分析结果
[0027]S250调整该多个第二延迟单元所贡献的延迟时间
[0028]S260重新产生该分析结果
【具体实施方式】
[0029]以下说明内容的技术用语参照本【技术领域】的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
[0030]本发明的揭示内容包含延迟时间差检测及调整装置与方法，用来检测并调整二延迟电路的一延迟时间差以供后续利用。该装置及方法可应用于一集成电路或一系统装置，在实施为可能的前提下，本【技术领域】技术人员能够依本说明书的揭示内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的延迟时间差检测及调整装置所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭示及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本发明的延迟时间差检测及调整方法可通过本发明的延迟时间差检测及调整装置或其等效装置来执行，在不影响该方法发明的充分揭示及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。
[0031]请参阅图1，其是本发明的延迟时间差检测及调整装置的一实施例的示意图，该实施例可检测并调整二延迟电路的一延迟时间差，并可调整该延迟时间差以增加量测精度。如图1所示，本实施例的延迟时间差检测及调整装置100包含:一第一延迟电路110，包含多个串接的第一延迟单兀112,用来接收一第一时脉并加以传输；一第二延迟电路120,包含多个串接的第二延迟单元122，用来接收一第二时脉并加以传输，其中该第二延迟电路120的延迟时间是可调整的；一储存电路130，包含多个储存单元132，耦接该第一与第二延迟电路110、120，其中每该储存单元132包含一数据输入端以及一工作时脉接收端，该数据输入端耦接该第一延迟电路110以接收该第一时脉，该工作时脉接收端耦接该第二延迟电路120以接收该第二时脉，该储存电路130依据该第二时脉记录该第一时脉的多个电平；一延迟控制电路140，耦接该第二延迟电路120，用来调整该第二延迟电路120的延迟时间；以及一分析电路150，耦接该储存电路130的至少一输出端(未显示)，用来依据该第一时脉的周期以及该多个电平产生一分析结果，该分析结果指示或可用来推导该第一延迟单元112与该第二延迟单元122的一单位延迟时间差。
[0032]请继续参阅图1，本实施例中，每该第一延迟单元112都具有一固定的延迟时间(例如20ns)，然而于本发明的另一实施例中，该些第一延迟单元112可以是可调式延迟单元。另外，本实施例中，每个第二延迟单元122都是可调式延迟单元，藉此使该第二延迟电路120的延迟时间可调整，然而本【技术领域】技术人员亦可采其它方式来实施该第二延迟电路120，举例而言，该第二延迟电路120可由复数组延迟子电路所构成，每该延迟子电路对应不同延迟时间，可经由一开关电路接收该第二时脉并加以传输，并可经由该开关电路提供该第二时脉予该储存电路130，换句话说，通过控制该开关电路，本发明即可选择适当的延迟子电路来传输该第二时脉，并通过不同选择来调整该第二延迟电路120的延迟时间。请注意，前述固定式延迟单元、可调式延迟单元及开关电路均可利用已知技术来实现，在不影响本发明的充分揭示及可实现性的前提下，更多关于已知技术的说明在此予以节略。
[0033]请再次参阅图1，本实施例中，该储存电路130是一触发器电路，亦即该些储存单元132为触发器,举例来说,该储存电路130是一触发器扫描链(flip-flop scan chain),包含多个扫描触发器(对应储存单元132)，能够依据该第二时脉以及一选择信号记录该第一时脉的多个电平，并能够依据该选择信号将该多个电平循序输出至该分析电路150 ;另举例而言，该储存电路130是由多个串接的D型触发器(对应储存单元132)所构成，每该触发器具有一数据输出端，耦接至该分析电路150，该些触发器能够依据该第二时脉记录该第一时脉的多个电平，并直接将该些电平平行输出至该分析电路150以供分析。由于所述触发器扫描链与D型触发器等属于本领域的已知技术，该些技术无涉本发明的技术特征的部分将不予赘述。
[0034]另外，本实施例中，延迟控制电路140渐进地调整该第二延迟电路120的延迟时间，以确保该多个电平能够反映该第一时脉的至少二正缘或至少二负缘(亦即该第一时脉的周期)，藉此让该分析电路150能够依据该第一时脉的的周期以及该多个电平计算该单位延迟时间差，举例而言，该延迟控制电路140将该第二延迟电路120的延迟时间由一初始延迟时间(例如每个第二延迟单元122的延迟时间为1ns)调整至一当前延迟时间(例如每个第二延迟单元122的延迟时间为15ns)，该当前延迟时间大于该初始延迟时间但小于该第一延迟单元112的延迟时间(例如20ns)，因此该储存电路130的电平记录会从对应该初始延迟时间的第一序列值(例如00110011001100110011)变成对应该当前延迟时间的第二序列值(例如00001111000011110000),然而无论那个序列值均反映该第一时脉的至少二正缘(即序列中由O变I的边缘)或至少二负缘(即序列中由I变O的边缘)，藉此该分析电路150能够依据已知的第一时脉的周期以及该至少二正缘或该至少二负缘之间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。请注意，若该第一时脉的占空比(duty cycle)为已知(例如该占空比为50%)，只要该多个电平能够反映该第一时脉的相邻二边缘，该分析电路150即能依据该第一时脉的周期、该占空比以及该二边缘之间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差，此时该延迟控制电路140具有更大的延迟时间调整空间；另请注意，若该第一时脉的占空比未知，且一当前序列(例如00001111111111110000)仅反映二边缘时，该分析电路150亦可通过分析一现有序列(例如00111111000011111100)来得知该第一时脉的占空比(例如60%)，再据以找出该当前序列所代表的单位延迟时间差(例如ΛΤ=(ΤΧ60%)/(12)，其中AT为该单位延迟时间差；T为该第一时脉的周期；12为该当前序列所反映的逻辑高电平的连续数目，亦即该二边缘之间隔所对应的第一延迟单元112的数目)；再请注意，该分析电路可包含一计算电路，用来计算该单位延迟时间差以及该占空比等，由于本【技术领域】技术人员能够依本说明书的揭示内容采用现有技术来实现该计算电路，因此在不影响本发明的充分揭示与可实施性的前提下，冗余的说明在此予以省略。
[0035]承上所述，本发明的延迟时间差检测及调整装置100能够调整该第二延迟电路120的延迟时间以减少该单位延迟时间差，并据以增加量测精度，换句话说，等效上该单位延迟时间差可视为每个第一延迟单元112的等效延迟时间(此时该第二延迟电路120的延迟时间视为O),且该等效延迟时间(例如2ns)不受延迟元件的最小延迟量(例如1ns)的限制。而在缩小该单位延迟时间差之后，本【技术领域】人士即可利用本发明的装置100以及现有的时脉边缘检测技术来量测该第一与第二时脉的相位差会等于多少个该单位延迟时间差，进而求出该相位差的值。
[0036]请参阅图2，除前述的延迟时间差检测及调整装置外，本发明另揭示一种延迟时间差检测及调整方法，能够检测并调整二延迟电路的一延迟时间差，经由本发明的延迟时间差检测及调整装置或其等效装置来执行。如图2所示，该方法的一实施例包含下列步骤:
[0037]步骤S210:利用多个串接的第一延迟单元来接收一第一时脉并加以传输。本步骤可通过图1的第一延迟电路I1来实现；
[0038]步骤S220:利用多个串接的第二延迟单元来接收一第二时脉并加以传输。本步骤可通过图1的第二延迟电路120来实现；
[0039]步骤S230:利用多个储存单元依据该第二时脉记录该第一时脉的多个电平。本步骤可通过图1的储存电路130来实现；
[0040]步骤S240:依据该第一时脉的周期以及该多个电平产生一分析结果，该分析结果指示或能够用来推导该第一延迟单元与该第二延迟单元的一单位延迟时间差。本步骤可通过图1的分析电路150来实现；
[0041]步骤S250:调整该多个第二延迟单元所贡献的延迟时间。本步骤可通过图1的延迟控制电路140来实现；以及
[0042]步骤S260:重新产生该分析结果。本步骤可通过图1的分析电路150来实现。
[0043]本实施例中，步骤S250将该些第二延迟单元的延迟时间由一初始延迟时间(例如1ns)调整至一当前延迟时间(例如18ns)，该当前延迟时间大于该初始延迟时间但小于该第一延迟单元的延迟时间(例如20ns)，且该多个电平反映该第一时脉的至少二正缘或至少二负缘，藉此步骤S250能够依据该第一时脉的周期以及该至少二正缘或该至少二负缘之间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。然而于本发明的另一实施例中，只要该第一时脉的占空比已知，该多个电平只需反映该第一时脉的至少二相邻边缘(例如一正缘与一随后的负缘，或一负缘与一随后的正缘)，步骤S240即可依据该第一时脉的周期、该占空比以及该多个电平产生该分析结果，此时步骤S250具有更大的延迟时间调整空间。又于本发明的再一实施例中，即便该第一时脉的占空比未知，步骤S240亦可依据对应该初始延迟时间的多个电平来计算该占空比，再依据对应该当前延迟时间的多个电平、该第一时脉的周期以及该占空比来产生该分析结果。
[0044]由于本【技术领域】技术人员可通过图1的装置发明的揭示内容来了解图2的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭示要求及可实施性的前提下，重复及冗余的说明将予以节略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本【技术领域】技术人员了解本发明之用，非用以限制本发明。另夕卜，本【技术领域】人士可依本发明的揭示内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。
[0045]综上所述，本发明的延迟时间差检测及调整装置与方法能够检测并调整二延迟电路的一延迟时间差以供相位差量测使用或其它利用，并能够缩小该延迟时间差以增加量测精度，藉此使本【技术领域】人士得以更精确地量测时脉偏移量以供校正或其它利用。
[0046]虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本【技术领域】技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利权利要求保护范围须视本说明书的权利要求所界定者为准。
【权利要求】
1.一种延迟时间差检测装置，包含: 一第一延迟电路，包含多个串接的第一延迟单元，用来接收一第一时脉并加以传输； 一第二延迟电路，包含多个串接的第二延迟单元，用来接收一第二时脉并加以传输，其中该第二延迟电路的延迟时间是可调整的； 一储存电路，包含多个储存单元，耦接该第一与第二延迟电路，其中每该储存单元包含一数据输入端以及一工作时脉接收端，该数据输入端耦接该第一延迟电路以接收该第一时脉，该工作时脉接收端耦接该第二延迟电路以接收该第二时脉，该储存电路依据该第二时脉记录该第一时脉的多个电平；以及 一分析电路，耦接该储存电路的至少一输出端，用来依据该第一时脉的周期以及该多个电平产生一分析结果。
2.如权利要求1所述的延迟时间差检测装置，其中，一延迟控制电路，耦接该第二延迟电路，用来调整该第二延迟电路的延迟时间。
3.如权利要求1所述的延迟时间差检测装置，其中，该分析结果指示或能够用来推导该第一延迟单元与该第二延迟单元的一单位延迟时间差。
4.如权利要求1所述的延迟时间差检测装置，其中该多个储存单元是触发器。
5.如权利要求2所述的延迟时间差检测装置，其中该延迟控制电路渐进地调整该第二延迟电路的延迟时间，且该多个电平反映该第一时脉的至少二正缘或至少二负缘。
6.如权利要求2所述的延迟时间差检测装置，其中该延迟控制电路将该第二延迟电路的延迟时间由一初始延迟时间调整至一当前延迟时间，该当前延迟时间大于该初始延迟时间。
7.如权利要求3所述的延迟时间差检测装置，其中该多个电平反映该第一时脉的至少二正缘或至少二负缘，该分析电路依据该第一时脉的周期以及该至少二正缘或该至少二负缘的间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。
8.如权利要求3所述的延迟时间差检测装置，其中该多个电平反映该第一时脉的至少二边缘，该分析电路依据该第一时脉的周期、该第一时脉的占空比以及该至少二边缘的间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。
9.一种延迟时间差检测方法，通过一延迟时间差检测及调整装置来执行，包含: 利用多个串接的第一延迟单元来接收一第一时脉并加以传输； 利用多个串接的第二延迟单元来接收一第二时脉并加以传输； 利用多个储存单元依据该第二时脉记录该第一时脉的多个电平；以及 依据该第一时脉的周期以及该多个电平产生一分析结果。
10.如权利要求9所述的延迟时间差检测方法，其中， 产生该分析结果后，分析结果指示或能够用来推导该第一延迟单元与该第二延迟单元的一单位延迟时间差； 调整该多个第二延迟单元所贡献的延迟时间；以及 重新产生该分析结果。
11.如权利要求10所述的延迟时间差检测方法，其中调整该多个第二延迟单元所贡献的延迟时间的步骤是将该多个第二延迟单元所贡献的延迟时间由一初始延迟时间调整至一当前延迟时间，该当前延迟时间大于该初始延迟时间。
12.如权利要求10所述的延迟时间差检测方法，其中该多个电平反映该第一时脉的至少二正缘或至少二负缘，且产生该分析结果的步骤包含:依据该第一时脉的周期以及该至少二正缘或该至少二负缘的间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。
13.如权利要求10所述的延迟时间差检测方法，其中该多个电平反映该第一时脉的至少二边缘，且产生该分析结果的步骤包含:依据该第一时脉的周期、该第一时脉的占空比以及该至少二边缘的间隔所对应的该第一延迟单元的数目来计算该单位延迟时间差。
【文档编号】H03K17/28GK104378088SQ201310355903
【公开日】2015年2月25日 申请日期:2013年8月15日 优先权日:2013年8月15日
【发明者】罗宇诚, 陈莹晏, 曾昭文, 李日农 申请人:瑞昱半导体股份有限公司