低电源电压的开关架构的制作方法
【专利摘要】本发明公开一种低电源电压的开关架构。采样CMOS开关包括串联在输入和输出节点之间的第一和第二NMOS器件。第一和第二NMOS器件由采样信号激活。一对低压DEPMOS器件在输入和输出节点之间以T型结构连接。低压DEPMOS器件由反相采样信号激活。反馈电路包括DEPMOS器件以及第三高压NMOS器件和电流源。第三NMOS器件由输入节点的信号控制。开关根据反相采样信号的相位可切换地将模拟电压源与第三NMOS器件的源极和DEPMOS器件的栅极连接。该采样CMOS开关的构造能够保护低压DEPMOS晶体管的栅极氧化物绝缘不受高电压损害。
【专利说明】低电源电压的开关架构
【技术领域】
[0001 ] 本发明中描述的各种电路实施例一般涉及电子开关，更具体地涉及可以在低电源电压下工作的电子开关架构。
【背景技术】
[0002]电子开关应用于很多电子产品中。例如模拟-数字转换器(ADC)等，是广泛使用电子开关的一项应用。其他一般性的应用也很多。一种电子开关的互补金属氧化物(CMOS)开关10的示例在图1中显示以供参考。
[0003]开关10包括p沟道金属氧化物半导体(PMOS)器件12和n沟道金属氧化物半导体(NMOS)器件14。PMOS器件12的源极连接到输入节点16而其漏极连接到输出节点18。PMOS器件12的栅极连接到参考电压，或接地22。NMOS器件14的漏极连接到输入节点16，而其源极连接到输出节点18。NMOS器件14的栅极连接到模拟电源电压22。
[0004]在操作中，当输入节点16与接地端20之间的电压高于Vtp (Vtp是PMOS器件12的阈值电压)，PMOS器件12将导通。同样，当VDD22和输入节点16之间的电压高于NMOS器件14的阈值电压Vtn，NMOS器件14将导通。
[0005]一个经常会遇到的情况是高轨至轨信号电压。在很多应用中必须使用1.7V至
3.6V之间的高供电电压范围。然而，在CMOS开关的情况下，PMOS器件12的阈值电压加上NMOS器件14的阈值电压(Vtp+Vtn)可能会高于VDD和接地端之间的电压差。其结果就是可能需要大的开关区域。在某些应用中会出现的另一种情况是电源升压开关会因为非常大的时钟时间周期或不可用的可用时钟信号而无法使用。
[0006]在很多应用中，开关会通过采样信号工作，例如，在图2显示的示例CMOS开关电路30中，现将该图作为参考。CMOS开关电路30在输入节点38和输出节点40之间包括了NMOS器件34和PMOS器件36。可变电压32施加到输入节点38。采样信号(SAMP)施加到NMOS器件34的栅极，反相的采样信号(SAMPZ)施加到PMOS器件36的栅极。开关30的输出在输出节点40跨越电容器42施加，并再通过以采样频率开关的开关44连接到输出端。
[0007]然而，在很多应用中，例如模拟-数字转换器(ADC)，采样瞬间45是由与内部模拟-数字(ADC)转换时钟46异步的片外信号提供。将片外异步采样时钟与内部ADC时钟同步，并将其用于运行升压开关会导致采样中的相位延迟48，如图3所示。相位延迟48会产生采样错误和降级的信噪比(SNR)。如果采样信号与ADC时钟异步，其会导致在采样之前会在输入端的回馈。
【发明内容】
[0008]用于连接在输入和输出节点之间的采样CMOS开关的实施例包括在开关的输入和输出节点之间串联的第一和第二 MOS器件。第一和第二 NMOS器件由米样信号激活。一对扩展型漏极MOS在输入和输出节点之间以T型结构连接。扩展型漏极MOS器件由反相采样信号激活。在一个实施例中，第一和第二 MOS器件是NMOS器件且一对扩展型漏极MOS器件包含DEPMOS器件。在另一个实施例中，DEPMOS器件是反馈电路的一部分，该反馈电路包括连接在模拟电压源和参考电位之间的第三NMOS器件和电流源。第三NMOS器件由输入节点的信号控制。开关可切换地根据反相采样信号的相位将模拟电压源连接到第三NMOS器件的源极和DEPMOS器件的栅极。
[0009]用于连接在输入和输出节点之间的采样CMOS开关的另一个实施例具有在输入和输出节点之间串联的第一和第二 NMOS器件。第一和第二 NMOS器件由采样信号激活以连接输入节点到输出节点。采样CMOS开关包括反馈电路，其包括在输入和输出节点之间以T型结构连接的一对DEPMOS器件。该对PMOS器件由反相采样信号激活。低压DEPMOS器件具有低阈值电压Vt从而解决Vtp+Vtn>VDD-GND的问题。然而，由于低压DEPMOS器件的栅极氧化物可靠性，其需要通过在反馈电路中使用第三NMOS来保护。这样，反馈电路包括在模拟电压源和参考电压之间的第三NMOS器件和电流源。第三NMOS器件由输入节点的信号控制。反馈电路还具有根据反相采样信号的相位可切换地将模拟电压源连接到DEPMOS器件的栅极的开关。在一个实施例中，第一和第二 NMOS器件是高电压器件，而DEPMOS器件是具有低阈值电压的低电压器件。这就确保了高电压NMOS和低电压DEPMOS的阈值电压值之和(Vtp+Vtn)小于电源电压VDD和接地端之间的差。
[0010]保护采样CMOS开关的低电压DEPMOS晶体管的栅极氧化物绝缘不被高电压损害的方法实施例包括在将输入和输出节点之间串联连接MOS晶体管。方法还包括在输入与输出节点之间以“T”型结构连接一对扩展型漏极MOS器件。这对扩展型漏极MOS器件由反相样本信号激活。在一个实施例中，第一和第二 MOS晶体管是NMOS器件而一对扩展型漏极MOS器件包括DEPMOS器件。在该方法的一个实施例中，第三高电压NMOS器件和电流源被连接在模拟电压源和参考电压之间。第三NMOS器件由输入节点的信号控制。提供开关以根据反相采样信号的相位可切换地将模拟电压源连接到第三NMOS器件的源极和DEPMOS器件的栅极。
【专利附图】
【附图说明】
[0011]图1是典型CMOS开关电路的电示意图。
[0012]图2是在其操作中采用采样信号的典型CMOS开关电路的电路示意图。
[0013]图3示出图2的CMOS开关电路运行时的多个曲线，以说明在提供的片外采样与内部时钟异步时采样中的相位延迟。
[0014]图4是解决图1和图2中CMOS开关电路的一些缺点的CMOS开关电路的示例的电路不意图。
[0015]图5是具有用于高速采样应用的动态偏置的带有反馈电路的CMOS开关电路的示例的电路不意图。
[0016]图6是具有用于额外可靠性共用虚拟电路的CMOS开关电路的电路示意图。
[0017]图7是具有回馈保护的CMOS开关电路的不例的电路不意图。
[0018]在各个附图中，类似的参考数字用于代表相同或类似的部分。
【具体实施方式】
[0019]能够解决图2和图3中CMOS开关电路的至少一些问题的采样CMOS开关电路50的示例在图4中图示出，现将其作为参考。在图4的采样CMOS开关电路50中，第一和第二串联连接的NMOS开关器件52和54连接在输入节点38和输出节点之间。第一和第二 NMOS开关器件52和54可具有阈值电压。
[0020]采样信号SAMP连接到第一和第二 NMOS器件52和54的栅极。采样信号SAMP的电压值等于VDD，并操作以当正电压施加到第一和第二 NMOS开关器件52和54的栅极时将其开启。
[0021]一对串联连接的扩展型漏极p沟道金属氧化物半导体(DEPMOS)器件56和58以“T”型结构连接在输入节点38和输出节点40之间，作为反馈回路60的一部分。在“T”型结构中，DEPMOS器件56的漏极连接到输入节点38，DEPMOS器件56和58的源极连接在一起，DEPMOS器件58的漏极连接到输出节点40。DEPMOS器件56和58具有小于VDD的低阈值电压，并可有栅氧化物可靠性限制。
[0022]简要地说，DEPMOS器件包括在n阱内n掺杂沟道的两侧形成的p型源极和漏极区域。在n掺杂沟道与p型漏极之间的补偿p阱(CP阱)中提供压降区域。CP阱能抑制沟道热载流子或晶体管栅极电介质的直接隧穿降级，特别是在高电压运行时。压降区域比P阱具有更多的n型掺杂剂或更少的p型掺杂剂，且将任何高场转移到漏极并远离器件的栅极电介质，从而减轻对栅极电介质的损坏或栅极电介质的降级。n阱中还可形成n型背栅以允许将n阱耦合到已知的电压电势，从而防止或抑制器件内阈值电压波动。
[0023]可使用与标题为“漏极扩展型MOS晶体管及其制造方法”的美国专利7，560，324相似的技术构造DEPMOS器件52和54。运行的一般性原则也在归属于本申请所有人的，2010年6月28日提交的，标题为“补偿型隔离P阱DENMOS器件”，的申请号为12/824，944的共同在审专利申请中描述。
[0024]使用这样的DEPMOS器件，可以获得更低的总阈值电压VU这解决了上文描述的NMOS器件52和54与DEPMOS器件56和58的阈值电压值和(Vtn+Vtp)可能大于VDD的值的问题。这样还可以使器件的构造所需要的较小的总开关区域成为可能。
[0025]采样CMOS开关电路50，至少部分，使用反馈回路60运行。反馈回路60包括在模拟电源电压VDD和参考电压或接地端之间与偏置电流源串联连接的第三高电压NMOS器件62。开关70连接在DEPMOS器件56和58的栅极和模拟电压源VDD之间。开关70同样连接在DEPMOS器件56和58的栅极和第三NMOS器件62和偏置电流源，Ibias,64之间的节点66之间。开关70由表示反相模拟采样电压SAMPZ信号的相位的信号停用，由此，当SAMPZ信号为低电位时，施加等于低于输入电压38 (Vin-Vtnhv)的第三NMOS阈值电压的模拟电压到DEPMOS器件56和58的栅极以将其开启。需要注意的是，与CMOS过程的情况一样，第三NMOS器件62的阈值电压大于DEPMOS器件56和58的阈值电压。
[0026]在运行时，当反相模拟采样电压SAMPZ信号是0且Vin是3.6V，低压DEPMOS器件56和58的栅氧化物绝缘在其没有保护的情况下将面临击穿。因此，电流源Ibias64拉低了节点66的电压至等于低于Vin的第三NMOS器件62的Vgs额电压。此时，PGATE=Vin-Vt_S62)而NMOS器件62的电流是IBIAS。当输入电压Vin降至低于第三NMOS器件62的高电压Vt，第三NMOS器件62被截止，电流源Ibias64将节点66钳制到接地。Ibias可以是，例如I U A，其足够跟随信号，这是因为DEPMOS器件52和54的电容会辅助跟随器。由于DEPMOS T型结构，电路50在其关闭状态在漏极侧被保护。[0027]按照上文所述构建的电路50，其问题转变为VDDmin>Vt(HVNMQS52sS54)+Vt咖D_S56SS58)。因此，这个电路可以具有通过整个输入信号范围的用于低速应用的低电位区域。
[0028]另一个采样CMOS开关电路实施例50'在图5中图示出，现将其作为参考。在采样CMOS开关电路50'中，反馈回路60'包括在模拟电压源VDD和参考电位Vss或接地端之间与偏置电流源Ibias64串联第四NMOS器件68。电平转换器75连接在第三NMOS器件62的漏极和第四NMOS器件68的栅极之间。采样CMOS开关电路50'可以控制其开启电路所用的时间；因此，采样CMOS开关电路50'也可以控制采样时间。
[0029]如果采样CMOS开关电路50'开启卿SAMP信号升高以采样输入电压Vin)且PGATE节点关闭(即大约3.6V)，低Ibias电流可能不能将PGATE节点74提至Vin-Vth(NMQS62)，这是因为大的DEPMOS开关电容。由此，偏置电流Ibias可以增加到大约IOOii A。这将产生穿过第三NMOS器件62和第四NMOS器件68的很大的静态电流。
[0030]在运行中，当PGATE=VDD，第四NMOS器件68的栅极电压也等于VDD且NMOS器件62是截止的。当SAMPZ到0时，偏置电流Ibias将第四NMOS器件68的栅极电压提升，然后提升来自节点66的大电流直到第三NMOS器件62的反馈到达。在这点上，PGATE=Vin-Vtfliv
NMOS器件62)且I(NMC)S器件62厂I(NMC)S器件68厂〗BIAS。这使闻速米样运灯成为可I!泛。
[0031]另一个CMOS开关电路50''实施例在图6中图示出，现将其作为参考。CMOS开关电路50''具有在反馈电路60''中的副旁路80。副旁路80包括在Vdd和Vss之间与电流源82串联的第五和第六NMOS器件84和86。第六NMOS器件86的栅极与第四NMOS器件68的栅极和第五NMOS器件84 的漏极连接。采样开关70根据SAMPZ的相位开关，并连接到第五和第六NMOS器件84和86之间的节点88。虚拟电容器92连接在节点88和参考电位或接地端之间。这能够实现具有相同低电流重复偏置的多复用输入通道。
[0032]图6图示的电路实施例具有良好的开机稳定性。开机稳定性由反馈副虚拟旁路的节点94产生的单独PGATE偏置旁路实现。如果节点88的PGATE DUM电压比PGATE充电更快，那么这个方案可能会失效，因为剩下的电压上拉只能由较低的Ibias电流完成。这可以由副旁路80中的虚拟电容器92解决。虚拟电容器92的电容比DEPMOS器件56和58的电容更大以复制上拉时间常数。
[0033]在运行时，如果VIN=Vtn，那么在虚拟旁路80中的第六NMOS器件86的栅极电压将从VDD很慢地下降，而第五NMOS器件84会勉强开启。这导致在PGATE电压下的慢的建立分量，其回馈到Vin。这会导致采样电压中的误差。这可以通过增加与电源跟随器第六NMOS器件84并联的与第七PMOS器件90连接的二极管校正，如图7所示。
[0034]已经描述了有关各种器件和元件的电路连接、耦合和连接。连接和耦合可以是直接的或间接的。第一和第二电子器件之间的连接可以是直接电连接或间接电连接。间接电连接可包括可以出来来自第一电子器件到第二电子器件的信号的插入元件。
[0035]尽管本发明在描述和说明中有一定特殊性，应理解本公开仅以示例形式作出，并且可以实现部件的组合和设置中的若干改变而不背离如权利要求所述的本发明的精神和范围。
【权利要求】
1.一种用于连接在输入和输出节点之间的采样开关，包括: 在输入和输出节点之间串联的第一和第二 MOS器件,所述第一和第二 NMOS器件由米样信号激活；以及 在所述输入和输出节点之间以T型结构连接的一对扩展型漏极MOS器件，所述一对扩展型漏极MOS器件由反相采样信号激活。
2.根据权利要求1所述的采样CMOS开关，其中所述第一和第二MOS器件是有高阈值电压的NMOS器件并且所述一对扩展型漏极MOS器件是低压DEPMOS器件。
3.根据权利要求2所述的采样CMOS开关，其中所述DEPMOS器件是反馈电路的一部分，所述反馈电路还包括: 连接在模拟电压源和参考电位之间的第三高压NMOS器件和电流源，所述第三NMOS器件由所述输入节点的信号控制；以及 根据反相采样信号的相位可切换地将模拟电压源连接到所述第三NMOS器件的源极和所述DEPMOS器件的栅极的开关。
4.根据权利要求2所述的采样CMOS开关，其中所述的低压DEPMOS器件是反馈电路的一部分，所述反馈电路还包括: 连接在模拟电压源和参考电位之间的第三个高压NMOS器件、第四NMOS器件和电流源，所述第三NMOS器件由所述输入节点的信号控制； 连接在所述第三NMOS器件的漏极和所述第四NMOS器件的栅极之间的电平转换器；以及 可操作地根据反相采样信号的相位可切换地将模拟电压源连接到所述第三NMOS器件的源极和所述DEPMOS器件的栅极的开关。
5.根据权利要求2所述的采样CMOS开关，其中所述DEPMOS器件是反馈电路的一部分，所述反馈电路还包括: 连接在模拟电压源和参考电位之间的第三NMOS器件和第四NMOS器件，所述第三NMOS器件由在所述输入节点的信号控制，所述第四NMOS器件的漏极与所述DEPMOS器件的栅极连接； 在电源电压和参考电位之间串联连接的第五NMOS器件、第六NMOS器件和电流源，所述第六NMOS器件的栅极被连接到所述第四NMOS器件的栅极和所述第五NMOS器件的漏极，所述第五NMOS器件的栅极连接到所述输出节点；以及 根据反相采样信号的相位可切换地将模拟电压源与第六NMOS器件的漏极连接的开关，其中所述反相采样信号是所述一对DEPMOS器件的栅极的镜像。
6.根据权利要求5所述的采样CMOS开关，还包括跨越所述第六NMOS器件连接的电容器。
7.根据权利要求6所述的采样CMOS开关，还包括连接第七NMOS器件的二极管。
8.根据权利要求2所述的采样CMOS开关，其中所述第一和第二NMOS器件和所述一对DEPMOS器件中的每个DEPMOS器件都具有低阈值电压。
9.一种用于在输入和输出节点之间连接的采样CMOS开关，包括: 串联在输入和输出节点之间的第一和第二 NMOS器件,所述第一和第二 NMOS器件由米样信号激活以将所述输入节点连接到所述输出节点；以及反馈电路，其包括: 在所述输入和输出节点之间的T型结构的一对DEPMOS器件，所述一对DEPMOS器件由反相采样信号激活； 模拟电压源和参考电位之间的第三NMOS器件和电流源，所述第三NMOS器件由在输入节点的信号控制；和 根据反相采样信号的相位可切换地将模拟电压源连接到所述第三NMOS器件的源极和所述DEPMOS器件的栅极的开关。
10.根据权利要求9所述的采样CMOS开关，其中所述第一和第二NMOS器件具有高阈值电压而所述DEPMOS器件具有低阈值电压
11.根据权利要求9所述的采样CMOS开关，还包括一个虚拟旁路电路，以镜像所述第三NMOS器件中的电流从而增加所述采样CMOS开关的切换可靠性。
12.根据权利要求11所述的采样CMOS开关，还包括所述虚拟旁路电路中的电容器，以复制所述采样CMOS开关中的上拉时间常数。
13.一种用于保护采样CMOS开关的第一和第二MOS晶体管的栅极氧化物绝缘不受高电压损坏的方法，包括: 在输入和输出节点之间串联连接所述MOS晶体管，所述第一和第二 MOS器件由采样信号激活；以及 将一对扩展型漏极MOS器件以T型结构连接在所述输入和输出节点之间，所述一对扩展型漏极MOS器件由反相采`样信号激活。
14.根据权利要求13中所述的方法，其中所述第一和第二MOS晶体管是NMOS器件，并且所述一对扩展型漏极MOS器件是DEPMOS器件。
15.根据权利要求14中所述的方法，还包括: 在模拟电压源和参考电位之间连接第三NMOS器件和电流源，所述第三NMOS器件由所述输入节点上的信号控制，以及 连接根据反相采样信号的相位可切换地将模拟电压源连接到所述第三NMOS器件的源极和所述DEPMOS器件的栅极的开关。
16.根据权利要求14所述的方法，还包括: 在模拟电压源和参考电位之间连接第三NMOS器件、第四NMOS器件和电流源，所述第三NMOS器件由所述输入节点上的信号控制； 在第三NMOS器件的漏极和第四NMOS器件的栅极之间连接一个电平转换器；以及 连接可操作地根据反相采样信号的相位可切换地将模拟电压源连接到所述第三NMOS器件的源极和所述DEPMOS器件的栅极的开关。
17.根据权利要求14所述的方法，还包括: 在模拟电压源和参考电位之间连接第三NMOS器件和第四NMOS器件，所述第三NMOS器件由所述输入节点上的信号控制，而所述第四NMOS器件的漏极被连接到所述DEPMOS器件的栅极； 在数字源电压和参考电位之间连接第五NMOS器件、第六NMOS器件和电流源； 将所述第六NMOS器件的栅极连接到所述第四NMOS器件的栅极和所述第五NMOS器件的漏极；将第五NMOS器件的栅极连接到所述输出节点；以及 连接根据反相采样信号的相位可切换地将模拟电压源连接到所述第六NMOS器件的漏极的开关，其中所述反相采样信号被镜像至所述一对DEPMOS器件的栅极。
18.根据权利要求17所述的方法，还包括跨越所述第六NMOS器件连接电容器。
19.根据权利要求18所述的方法，还包括跨越所述第五NMOS器件连接连接到所述第七NMOS器件的二极管。
20.根据权利要求14所述的方法，还包括构建高阈值电压的第一和第二NMOS器件和构建低阈值电压的DEPMOS器件。
【文档编号】H03K17/687GK103684379SQ201310438529
【公开日】2014年3月26日 申请日期:2013年9月24日 优先权日:2012年9月24日
【发明者】V·米什拉, R·希纳卡兰 申请人:德克萨斯仪器股份有限公司