同步电路以及包含该同步电路的时钟数据恢复电路的制作方法
【专利摘要】本发明的目的在于提供不产生假锁而能够生成与基准时钟信号同步的再生时钟信号的同步电路以及包含该同步电路的时钟数据恢复电路。在生成与在输入数据信号中按每个规定周期出现的数据迁移点相对应的基准时钟信号同步的时钟信号时，进行如下的假锁避免处理。即，在由充电泵发送至第一线路上的相位控制电压低于下限基准电压时开始对第一线路的预充电，并直到该相位控制电压超过上限基准电压为止持续进行该预充电动作。
【专利说明】同步电路以及包含该同步电路的时钟数据恢复电路
【技术领域】
[0001]本发明涉及生成与基准时钟信号同步的再生时钟信号的同步电路以及包含该同步电路的时钟数据恢复电路(以下，称为CDR电路)。
【背景技术】
[0002]目前，作为高速串行数据的通信方式，采用在数据信号中重叠时钟信号并传送的嵌入式时钟(embedded clock)方式。
[0003]在采用嵌入式时钟方式的通信系统的接收装置中安装有CDR电路，该CDR电路利用接收数据信号中的数据迁移的周期性来从该接收数据信号中获取与数据的迁移点相位同步的再生时钟信号(例如，参照专利文献I的图5)。该CDR电路具备由相位/频率检测器、充电泵、环路滤波器、电压控制振荡器以及分频器构成的PLL (phase locked loop:锁相环)电路(例如，参照专利文献I的图5)。
[0004]然而，由于各种原因，有时产生再生时钟信号的频率被锁定为比所希望的频率高的频率的假锁(false lock)，此时，产生无法保证正确的数据接收这样的问题。
[0005]因此，在上述的⑶R电路安装有检测作为同步电路的PLL电路中是否产生假锁的假锁检测电路(例如，专利文献I的图5的附图标记40 )。该假锁检测电路基于以上述的再生时钟信号的定时对接收数据信号中所包含的假锁检测用的训练图案(training pattern)进行取样而得到的数据系列的图案，来检测是否产生假锁。并且，在通过上述的假锁检测电路检测出假锁的情况下，通过强制性地降低向PLL电路内的电压控制振荡器供给的电压，来降低被锁定为比所希望的频率高的频率的再生时钟信号的频率。
[0006]然而，若PLL电路内的相位/频率检测器因外来噪声等而产生误动作，例如只是将与相位超前(或者延迟)相对应的信号持续地供给至充电泵，则充电泵的输出固定为零电平。因此，之后，在接收到新的数据信号时，PLL电路从充电泵的输出为零电平的状态开始初始同步，所以此时，具有PLL电路等反馈回路的同步电路有可能以与所希望的频率不同的频率而假锁。
[0007]专利文献1:日本特开2011 - 30058号公报
【发明内容】
[0008]本发明的目的在于提供能够不产生假锁而生成与基准时钟信号同步的再生时钟信号的同步电路以及包含该同步电路的时钟数据恢复电路。
[0009]本发明的同步电路是生成与基准时钟信号同步的再生时钟信号的同步电路，具有:充电泵，其生成具有与上述基准时钟信号和上述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将上述相位控制电压发送至第一线路上；相位控制电路，其根据上述相位控制电压来控制上述再生时钟信号的相位；以及假锁避免电路，其在上述相位控制电压低于下限基准电压时开始对上述第一线路的预充电，并直到上述相位控制电压超过上限基准电压为止持续进行对上述第一线路的预充电动作。[0010]另外，本发明的时钟数据恢复电路是包含以下部件的时钟数据恢复电路:时钟生成单元，其生成与输入数据信号中按每个规定周期出现的数据迁移点同步的基准时钟信号；和同步单元，其生成与上述基准时钟信号同步的再生时钟信号，其中，上述同步单元具有:充电泵，其生成具有与上述基准时钟信号和上述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将上述相位控制电压发送至第一线路上；相位控制电路，其根据上述相位控制电压来控制上述再生时钟信号的相位；以及假锁避免电路，其在上述相位控制电压低于下限基准电压时开始对上述第一线路的预充电，并直到上述相位控制电压超过上限基准电压为止持续进行对上述第一线路的预充电动作。
[0011]在本发明中，在利用具备充电泵的同步电路来生成与基准时钟信号同步的时钟信号时，如以下那样进行假锁避免处理。即，在由充电泵发送至第一线路上的相位控制电压低于下限基准电压时开始对第一线路的预充电，并直到该相位控制电压超过上限基准电压为止持续进行对第一线路的预充电动作。
[0012]由此，即使充电泵动作例如因外来噪声的影响而成为实际停止的状态，此时，由于对第一线路强制性地预充电，所以也能够使相位控制电压的电压维持在高电压值。
[0013]因此，根据本发明，能够避免在同步电路从相位控制电压处于接地电压附近的低电压的状态开始初始同步的情况下产生的假锁。
【专利附图】
【附图说明】
[0014]图1是表示包含作为本发明的同步电路的DLL电路3的时钟数据恢复电路100的结构的框图。
[0015]图2是表示时钟数据恢复电路100的内部动作的时序图。
[0016]图3是表示时钟生成部2的内部结构的一个例子的电路图。
[0017]图4是表示可变延 迟与非门21、22以及62的内部结构的电路图。
[0018]图5是表示多相时钟生成部30的内部结构的电路图。
[0019]图6是表示各个可变延迟电路301~301n的内部结构的电路图。
[0020]图7是表示使能信号生成部6的内部结构的一个例子的电路图。
[0021]图8是表示使能信号EN的发送定时以及用于生成使能信号EN的使能时钟信号CKOO的定时的时序图的一个例子。
[0022]图9是表示假锁避免电路34的内部结构的一个例子的电路图。
[0023]图10是表示假锁避免电路34的内部动作的时序图。
[0024]图11是表示由假锁避免电路34进行的假锁避免动作的一个例子的时序图。
[0025]图12是表示假锁避免电路34的内部结构的另一个例子的电路图。
[0026]图13是表示由图12所示的假锁避免电路34进行的假锁避免动作的一个例子的时序图。
[0027]附图标记说明
[0028]I…迁移检测部；2…时钟生成部；3…DLL电路；31…相位比较器；32…充电泵；33…相位控制电路；34…假锁避免电路；342、343…比较器；344…晶体管。
【具体实施方式】[0029]图1是表示包含作为本发明的同步电路的DLL电路3的时钟数据恢复电路100的框图。
[0030]图1所示的时钟数据恢复电路100形成于半导体1C，该半导体IC安装于未图示的接收装置。上述接收装置接收从发送装置(未图示)发送出的发送信号进行解调，并生成将其二值化后的信号作为接收数据信号DIN。此时，如图2所示，在接收数据信号DIN中，在由多个各自具有单位数据周期UI的数据位构成的数据系列DS中按每个基准迁移周期P插入有I位的虚位DB。此时，如图2所示，在数据系列DS的前端的数据位是逻辑电平O的情况下，在其之前插入逻辑电平I的虚位DB。另一方面，在前端的数据位是逻辑电平I的情况下，在其之前插入逻辑电平O的虚位DB。由此，在接收数据信号DIN中按每个基准迁移周期P在虚位DB的后沿部出现从逻辑电平I向逻辑电平O、或者从逻辑电平O向逻辑电平I迁移的基准迁移部TC。
[0031]在从上述接收数据信号DIN中检测出数据位的值从逻辑电平O迁移到逻辑电平I的上升沿部时，以及在检测出从逻辑电平I迁移到逻辑电平O的下降沿部时，迁移检测部I生成如图2所示的短脉冲的迁移检测信号CLKX2，并将其供给至时钟生成部2。S卩，迁移检测部I将以短脉冲表示接收数据信号DIN的数据迁移点的迁移检测信号CLKX2供给至时钟生成部2。
[0032]图3是表示时钟生成部2的内部结构的电路图。
[0033]如图3所示，时钟生成部2构成为包括RS触发器(以下，称为RSFF)，该RS触发器构成为包括可变延迟与非门21、22、与非门23、变频器24以及25。
[0034]可变延迟与非门21求出从迁移检测部I供给的迁移检测信号CLKX2与从后述的使能信号生成部6供给的图2所示的使能信号EN之间的与非运算值，并将表示该与非运算值结果的置位信号STl供给至与非门23的输入端子II。具体而言，可变延迟与非门21只有在使能信号EN是逻辑电平I期间才获取迁移检测信号CLKX2，并将使该获取到的迁移检测信号CLKX2的逻辑电平反转后得到的信号作为置位信号STl供给至与非门23。另外，可变延迟与非门21在从迁移检测信号CLKX2从逻辑电平O迁移到逻辑电平I的状态的时刻开始延迟0.5.Π (U1:单位数据周期)后将上述置位信号STl供给至与非门23。此时，可变延迟与非门21中的延迟时间根据后述的延迟调整信号(CTP、CTn)而被调整为总是维持0.5-U10这样，可变延迟与非门21作为根据使能信号EN使迁移检测信号CLKX2延迟单位数据周期Π后获取的可变延迟获取单元而动作。变频器24将使再生时钟信号CK2 (后述)的逻辑电平反转后得到的信号作为复位信号RTl供给至可变延迟与非门22的输入端子12。与非门23的输出端子与可变延迟与非门22的输入端子Il连接，与非门23的输入端子12以及变频器25的输入端子与可变延迟与非门22的输出端子连接。而且，可变延迟与非门22在从使再生时钟信号CK2从逻辑电平O迁移到逻辑电平I的状态的时刻开始延迟0.5.Π后将其输出结果分别供给至与非门23以及变频器25。此时，可变延迟与非门22中的延迟时间根据延迟调整信号(CTP、CTn)而被调整为总是维持0.5.Π。变频器25将使从可变延迟与非门22发送出的信号的逻辑电平反转后得到的信号作为基准时钟信号CLK而输出。
[0035]图4是表示可变延迟与非门21以及23的内部结构的一个例子的电路图。
[0036]如图4所示，可变延迟与非门21以及23分别具有η沟道MOS (metal-oxidesemiconductor:金属氧化物半导体)型的晶体管201以及202、p沟道MOS型的晶体管203以及204、以及可变电阻205?207。
[0037]晶体管201的栅极端子与输入端子Il连接，其源极端子与晶体管202的漏极端子连接。晶体管201的漏极端子经由输出线LO与晶体管203以及204各自的漏极端子连接。晶体管202的栅极端子与输入端子12连接，其源极端子与可变电阻205的一端连接。对可变电阻205的另一端被施加接地电压GND。可变电阻205根据延迟调整信号CTn (后述)来变更其电阻值。晶体管203的栅极端子与输入端子Il连接，其源极端子与可变电阻206的一端连接。对可变电阻206的另一端被施加电源电压VDD。晶体管204的栅极端子与输入端子12连接，其源极端子与可变电阻207的一端连接。可变电阻207的另一端被施加电源电压VDD。这些可变电阻206以及207根据延迟调整信号CTP(后述)来变更它们的电阻值。因此，若对输入端子Il或者12施加与逻辑电平O对应的电压，则晶体管203或者204成为导通状态，电流经由可变电阻206以及晶体管203、或者可变电阻207以及晶体管204流入输出线L0。由此，对输出线LO充电，该输出线LO上的电压随着时间的推移而上升。此时，在施加于输入端子Il或者12的电压从逻辑电平I迁移到逻辑电平O后经过了 0.5 -UI的时刻，输出线LO上的电压成为阈值电压以上，并经由输出端子Y发送出从逻辑电平O迁移到逻辑电平I的信号。
[0038]这里，若可变电阻206以及207的电阻值根据延迟调整信号CTp而增加，则对输出线LO充电的电流量减少，随着时间的推移输出线LO上的电压上升率降低。因此，到该电压超过阈值电压为止的时间变长，因而，经由输出端子Y发送出的信号的延迟时间增力口。另一方面，若可变电阻206以及207的电阻值根据延迟调整信号CTp而减小，则对输出线LO充电的电流量增加，随着时间的推移输出线LO上的电压上升率提高。因此，到该电压超过阈值电压为止的时间变短，因而，经由输出端子Y发送出的信号的延迟时间减少。另外，若对输入端子Il以及12均施加与逻辑电平I对应的电压，则晶体管201以及202成为导通状态，电流从输出线LO流入晶体管201、202以及可变电阻205。由此，输出线LO放电，该输出线LO上的电压随着时间推移而下降。此时，在从开始对输入端子Il以及12均施加与逻辑电平I对应的电压后经过了 0.5.Π的时刻，输出线LO上的电压小于阈值电压，经由输出端子Y发送从逻辑电平I迁移到逻辑电平O的信号。这里，若根据延迟调整信号CTn而增大可变电阻205的电阻值，则对输出线LO放电的电流量减少，所以随着时间的推移输出线LO上的电压下降率降低。因此，到该电压低于阈值电压为止的时间变长，因而，实施增加经由输出端子Y发送出的信号的延迟时间的调整。另一方面，若可变电阻205的电阻值根据延迟调整信号CTn而降低，则对输出线LO放电的电流量增加，所以随着时间的推移输出线LO上的电压下降率提高。因此，到该电压低于阈值电压为止的时间变短，因而，实施减少经由输出端子Y发送出的信号的延迟时间的调整。
[0039]通过上述的结构，时钟生成部2只在使能信号EN处于逻辑电平I的状态的情况下获取迁移检测信号CLKX2。而且，时钟生成部2生成如图2所示的、具有在迁移检测信号CLKX2的上升沿定时从逻辑电平O迁移到逻辑电平I的状态后在再生时钟信号CK2的上升沿定时迁移到逻辑电平O的状态的脉冲波形的基准时钟信号CLK。而且，如图2所示，时钟生成部2由于具备上述的可变延迟与非门21以及22，而在从迁移检测信号CLKX2或者再生时钟信号CK2的上升沿定时开始延迟1.0 -UI的时刻输出基准时钟信号CLK。此时，利用可变延迟与非门21以及22并根据延迟调整信号(CTP、CTn)将时钟生成部2中的延迟时间调整为总是维持为1.0.H。
[0040]时钟生成部2将上述的基准时钟信号CLK供给至延迟锁定环(以下，称为DLL)电路3。
[0041]这里，如图2所示，使能信号EN是由在基准迁移周期P中从逻辑电平O迁移到逻辑电平I的状态的脉冲的列构成的信号。
[0042]因此，由上述的迁移检测部I以及时钟生成部2构成的时钟生成单元生成与在输入数据信号DIN中按每个规定的基准迁移周期P出现的数据迁移点同步的基准时钟信号CLK,并将其供给至DLL电路3。
[0043]作为同步电路的DLL电路3包含多相时钟生成部30、相位比较器31、充电泵32、相位控制电路33以及假锁避免电路34。 [0044]相位比较器31对基准时钟信号CLK与再生时钟信号CKn (后述)的相位进行比较。此时，相位比较器31在再生时钟信号CKn相对于基准时钟信号CLK是延迟相位的情况下，将充电信号UP供给至充电泵32，另一方面，在再生时钟信号CKn相对于基准时钟信号CLK是超前相位的情况下，将放电信号DN供给至充电泵32。
[0045]充电泵32生成在供给充电信号UP期间其电压逐渐增加而在供给放电信号DN期间其电压逐渐下降的相位控制电压CTR，并将其发送至线路LP。从充电泵32输出的相位控制电压CTR经由线路LP被分别供给至相位控制电路33以及假锁避免电路34。
[0046]相位控制电路33为了在相位控制电压CTR增加期间使延迟量逐渐降低而生成延迟调整信号CTp以及CTN。另一方面，在相位控制电压CTR下降期间，相位控制电路33为了使其延迟量逐渐增加而生成延迟调整信号CTp以及CTN。相位控制电路33将上述的延迟调整信号CTp以及CTn供给至时钟生成部2、使能信号生成部6以及多相时钟生成部30。SP，由相位比较器31、充电泵32以及相位控制电路33构成的相位控制单元根据同再生时钟信号CK1~CKn内的一个再生时钟信号CKn与基准时钟信号CLK之间的相位差相对应的延迟调整信号CTp以及CTn，来控制时钟生成部2、使能信号生成部6以及多相时钟生成部30各自的延迟量(相位)。
[0047]图5是表示多相时钟生成部30的内部结构的电路图。
[0048]如图5所示，多相时钟生成部30构成为包括以串联的方式连接的可变延迟电路SOl1 ~301nO
[0049]图6是表示各个可变延迟电路301~301n的内部结构的电路图。
[0050]在图6中，P 沟道 MOS (metal-oxide semiconductor)型的晶体管 311 以及 η 沟道MOS型的晶体管312各自的栅极端子与输入端子I连接，各个漏极端子经由线路LI与变频器313的输入端子连接。经由可变电阻314对晶体管311的源极端子施加电源电压VDD。可变电阻314根据延迟调整信号CTp来变更其电阻值。经由可变电阻315对晶体管312的源极端子施加接地电压GND。可变电阻315根据延迟调整信号CTn来变更其电阻值。因此，若对输入端子I施加与逻辑电平O相对应的电压，则晶体管311和312中的晶体管311成为导通状态，电流经由可变电阻314以及晶体管311流入线路LI。由此，对线路LI充电，该线路LI上的电压随着时间推移而上升。这里，若在从开始对输入端子I施加与逻辑电平I相对应的电压后经过0.5.υ?，则线路LI上的电压超过变频器313的阈值电压。因此，变频器313经由输出端子Y发送出从逻辑电平I迁移到逻辑电平O的信号。此时，若可变电阻314的电阻值根据延迟调整信号CTp而增加，则对线路LI充电的电流量减少，所以随着时间的推移线路LI上的电压上升率降低。因此，到该电压超过变频器313的阈值电压为止的时间变长，变频器313将与逻辑电平O相对应的电压发送至其输出端子Y的定时延迟。另一方面，若对输入端子I施加与逻辑电平I相对应的电压，则晶体管311以及312中的晶体管312成为导通状态，从而电流经由晶体管312以及可变电阻315而从线路LI流出。由此，线路LI放电，且该线路LI上的电压随着时间推移而下降。这里，若在从开始对输入端子I施加与逻辑电平O相对应的电压后经过0.5.UI，则线路LI上的电压低于变频器313的阈值电压。因此，变频器313经由输出端子Y发送出从逻辑电平O迁移到逻辑电平I的信号。此时，若可变电阻315的电阻值根据延迟调整信号CTn而增加，则对线路LI放电的电流量减少，所以随着时间的推移线路LI上的电压下降率降低。因此，到该电压低于变频器313的阈值电压为止的时间变长，变频器313将与逻辑电平I相对应的电压发送至其输出端子Y的定时延迟。
[0051]根据上述的结构，可变延迟电路SOl1将使供给至其输入端子I的、上述基准时钟信号CLK如图2所示那样延迟了 0.5.Π后得到的信号作为再生时钟信号CK1而从输出端子Y发送出，并且将其供给至下一级的可变延迟电路3012的输入端子I。可变延迟电路3012将使再生时钟信号CK1如图2所示那样延迟了 0.5 -UI后得到的信号作为再生时钟信号CK2而从输出端子Y发送出，并且将其供给至下一级的可变延迟电路3013的输入端子I。可变延迟电路3013将使再生时钟信号CK2如图2所示那样延迟了 0.5 -UI后得到的信号作为再生时钟信号CK3而从输出端子Y发送出，并且将其供给至下一级的可变延迟电路3014的输入端子I。以下相同，各个可变延迟电路3014~30In]将使从上一级的可变延迟电路301供给的再生时钟信号CK如图2所示那样延迟了 0.5.Π后得到的信号作为再生时钟信号CK4~CKn — i而从各自的输出端子Y发送出，并且供给至下一级的可变延迟电路301的输入端子I。并且，最后一级的可变延迟电路301?将使从上一级的可变延迟电路301—供给的再生时钟信号CK1^1如图2所示那样 延迟了 0.5.Π后得到的信号作为再生时钟信号CKn而从输出端子Y发送出。
[0052]这样，可变延迟电路SOl1~301n根据从上述的相位控制电路33供给的延迟调整信号CTp以及CTn来调整各自的延迟时间(0.5.υ?)。由此，由可变延迟电路30L~301?构成的多相时钟生成部30为了将基准时钟信号CLK与再生时钟信号CKn之间的相位差收敛为零而输出实施了相位校正处理的再生时钟信号CK1~CKn。
[0053]即，包含多相时钟生成部30、相位比较器31、充电泵32以及相位控制电路33的DLL电路3为了使与基准时钟信号CLK的相位误差收敛为零而实施相位校正，并且生成如图2所示的使相位依次延迟了 0.5.Π的再生时钟信号CK1~CKn。此时，DLL电路3将再生时钟信号CK1~CKn中的CKn供给至相位比较器31，并将CK2供给至时钟生成部2。并且，DLL电路3将再生时钟信号CK1~CKn中的CK1以及CK2供给至使能时钟选定部4，并且将再生时钟信号CK1~CKn供给至时钟选择器5。
[0054]首先，使能时钟选定部4检测再生时钟信号CK1以及CK2彼此的相位差，并如图2所示基于该相位差检测出单位数据周期Π。例如，再生时钟信号CK1以及CK2彼此的相位差与可变延迟电路3012的延迟时间即0.5.Π相当，所以使能时钟选定部4通过将如上所述检测出的相位差放大两倍来求出单位数据周期UI。接下来，使能时钟选定部4基于上述的单位数据周期Π来选择满足以下公式的时钟相位系数ZZ。
[0055]2.7.UI — Wclk > ZZ.UI > 2.3.UI
[0056]Wclk:CLKX2 的脉冲宽度
[0057]另外，所谓的时钟相位系数ZZ是用于以基准时钟信号CLK的上升沿定时为基点来相对地表示各个再生时钟信号CK1~CKn的上升沿定时的系数。例如，在图2中，再生时钟信号CKn与基准时钟信号CLK相位相同，所以时钟相位系数ZZ为O。另外，再生时钟信号CKn^1的相位相对于基准时钟信号CLK超前0.5.UI，所以时钟相位系数ZZ为0.5。即，预先对各个再生时钟信号CK1~CKn分配有与各再生时钟信号对应的时钟相位系数ZZ。因此，使能时钟选定部4从对各个再生时钟信号CK1~CKn分配的时钟相位系数ZZ中选择满足上述公式的系数，并将与该选择出的时钟相位系数ZZ相对应的一个再生时钟信号CK选定为使能信号的上升沿、即前沿生成用的使能时钟信号CK 00。而且，使能时钟选定部4为了选择该使能时钟信号CK (x）而将时钟选择信号Scx供给至时钟选择器5。
[0058]时钟选择器5从再生时钟信号CK1~CKn中选择以时钟选择信号Sck表不的使能时钟信号CK (x),并将该使能时钟信号CK⑴供给至使能信号生成部6。并且，时钟选择器5从再生时钟信号CK1~CKn中选择比像上述那样选择出的再生时钟信号CK延迟I.Π的相位的再生时钟信号CK (χ — 2)并将其供给至使能信号生成部6。
[0059]图7是表示使能信号生成部6的内部结构的电路图。
[0060]如图7所示，使能信号生成部6构成为包括RSFF，该RSFF构成为包括可变延迟变频器61、可变延迟与非门62、与非门63、变频器64以及65。
[0061]可变延迟变频器61将使从时钟选择器5供给的使能时钟信号CK⑴的逻辑电平反转后得到的反转置位信号供给至与非门63的输入端子II。而且，可变延迟变频器61在从使能时钟信号CK⑴从逻辑电平O迁移到逻辑电平I的状态的时刻开始延迟0.5.Π后将上述的反转置位信号供给至与非门63。此时，可变延迟变频器61中的延迟时间根据延迟调整信号(CTP、CTn)而被调整为总是维持0.5.Π。变频器64将使从时钟选择器5供给的再生时钟信号CK (x — 2)的逻辑电平反转后得到的反转复位信号供给至可变延迟与非门62。与非门63的输出端子与可变延迟与非门62的输入端子Il连接，与非门63的输入端子12以及变频器65的输入端子与可变延迟与非门62的输出端子连接。另外，可变延迟与非门62在从再生时钟信号CK(X —2)从逻辑电平O迁移到逻辑电平I的状态的时刻开始延迟0.5 -UI后将其输出结果分别供给至与非门63以及变频器65。此时，可变延迟与非门61中的延迟时间根据延迟调整信号(CTP、CTn)而被调整为总是维持0.5.Π。变频器65将使从可变延迟与非门62发送出的信号的逻辑电平反转后得到的信号作为使能信号EN而输出。另外，可变延迟与非门62的内部结构与图4所示的结构相同，可变延迟变频器61的内部结构是从图6所示的结构中省去了变频器313后得到的结构。
[0062]根据上述的结构，使能信号生成部6生成如图2所示的、具有根据使能时钟信号CKa)而从逻辑电平O迁移到逻辑电平I的状态并根据再生时钟信号CK (x —2)而从逻辑电平I迁移到逻辑电平O的状态的脉冲波形的使能信号EN。即，使能信号生成部6根据再生时钟信号CK1~Ckn中的一个使能时钟信号CK ()0来生成如图2所示表示包含基准迁移部TC的区间的使能信号EN的前沿部，根据再生时钟信号CK (x —2)来生成该使能信号EN的后沿部。而且，如图2所示，使能信号生成部6由于具备上述的可变延迟变频器61以及可变延迟与非门62，而在从使能时钟信号CK 00或者CK (x —2)的前沿定时开始延迟1.0 -UI后输出使能信号EN。此时，上述的延迟时间根据延迟调整信号(CTP、CTN)而被调整为总是维持1.0 -U10即，这些可变延迟变频器61以及可变延迟与非门62作为在使使能时钟信号CK00延迟了单位数据周期Π的时刻发送的可变延迟发送单元而动作。使能信号生成部6将如上述那样生成的使能信号EN供给至时钟生成部2。
[0063]以下，对图1所示的时钟数据恢复电路100生成再生时钟信号(CK)的动作进行说明。
[0064]首先，迁移检测部I从接收数据信号DIN中检测出数据位的值发生迁移的前沿部以及后沿部，并生成图2所示的、具有在检测出各边沿部的时刻从逻辑电平O迁移到逻辑电平I的状态的短脉冲的波形的迁移检测信号CLKX2。
[0065]接下来，为了从该迁移检测信号CLKX2中只获取与基准迁移部TC对应的脉冲，时钟生成部2根据逻辑电平I的使能信号EN而生成图2所示的与基准迁移部TC同步的基准时钟信号CLK。
[0066]而且，通过DLL电路3生成并输出与该基准时钟信号CLK同步且相位依次延迟了
0.5.UI的多相的再生时钟信号CK1?CKn。
[0067]此时，在生成上述的使能信号EN时，由使能时钟选定部4、时钟选择器5以及使能信号生成部6构成的使能生成单元首先基于再生时钟信号(CKp CK2)来求出图2所示的单位数据周期Π。而且，使能生成单元基于单位数据周期UI，生成其前沿部如图8所示出现在时刻tl?t2的范围TW内的使能信号EN。而且，所谓的时刻tl是在附加了 0.3.Π的抖动余量的状态下，使能信号EN的前沿部不与迁移检测信号CLKX2中的与基准迁移部TC对应的脉冲CP之前的脉冲CPf在时间上重叠的界限的时刻。换言之，若在时刻tl之前的时刻出现使能信号EN的前沿部，则获取了本来应该获取的脉冲CP之前的脉冲CPF，从而导致基准时钟信号CLK的精度降低。另外，所谓的时刻t2是在时间上比上述的脉冲CP的前沿部提前考虑了 0.3 -UI的抖动余量后的准备时间的时刻。换言之，若在时刻t2之后的时刻出现使能信号EN的前沿部，则不能够可靠地获取脉冲CP，从而导致基准时钟信号CLK的精度降低。
[0068]因此，在使能生成单元(4?6)中，为了生成上述的使能信号EN，首先，使能时钟选定部4以及时钟选择器5将再生时钟信号CK1?CKn中的一个选定为使能信号生成用的使能时钟信号CK (x)0而且，使能信号生成部6根据使能时钟信号CK ()0生成使能信号EN的前沿部，并根据再生时钟信号CK(X —2)生成使能信号EN的后沿部。即，相对于选定的使能时钟信号CK 00，在经过了使能信号生成部6的处理延迟时间后出现使能信号EN的前沿部。此时，使能信号生成部6的处理延迟时间通过设置于该使能信号生成部6内的可变延迟变频器61以及可变延迟与非门62而成为1.0.Π。因此，如图8所示，使能时钟选定部4以及时钟选择器5在将应该包含使能信号EN的前沿部的时刻tl?t2的范围TW保持原样不变地在时间上向前移动了 1.0.Π后得到的范围(ZZ.Π)内，选定包含其前沿部的使能时钟信号CK 00。此时，各个再生时钟信号CK1?CKn的前沿部的定时由如上所述的以基准时钟信号CLK的前沿定时为基点的时钟相位系数ZZ来表示。另外，基准时钟信号CLK通过形成于时钟生成部2的可变延迟与非门21以及22，在从如图8所示的迁移检测信号CLKX2中的脉冲CP的前沿部开始延迟1.0.Π后被输出。因此，使能时钟选定部4以及时钟选择器5为了生成其前沿部包含在图8所示的范围TW内的使能信号EN而从再生时钟信号CK1?CKn中选定如图8所示的其前沿部包含在满足上述公式的范围(ZZ-UI)内的使能时钟信号
CK a)。
[0069]因此，根据使能生成单元(4?6)，按照单位数据周期Π而在可靠地从迁移检测信号CLKX2中只获取与基准迁移部TC对应的脉冲CP的定时(范围TW内)，生成表示与基准迁移部(TC)对应的区间的使能信号的前沿部。
[0070]因此，即使单位数据周期Π随着高速通信动作而缩短，也能够得到只与接收数据信号DIN中的基准迁移部TC同步的精度较高的基准时钟信号CLK，基于该基准时钟信号CLK能够再生相位各不同的多相的再生时钟信号(CK1?CKn)。
[0071]接下来，对DLL电路3所包含的假锁避免电路34进行的假锁的避免动作进行说明。
[0072]图9是表示假锁避免电路34的内部结构的一个例子的电路图。
[0073]如图9所示，假锁避免电路34具有分压电路341、比较器342以及343、p沟道MOS型晶体管344、与非门345以及346、以及变频器347。
[0074]分压电路341利用在电源电压VDD以及接地电压GND间以串联的方式连接的多个电阻分别生成如图10所示的低于电源电压VDD的上限基准电压值VHkef以及低于该VHkef的下限基准电压值VLkef。
[0075]比较器342对上述的上限基准电压值VHkef与从充电泵32发送出的相位控制电压CTR的大小进行比较。比较器342将如图10所示的在相位控制电压CTR为上限基准电压值VHeef以下时表示逻辑电平I而在相位控制电压CTR比上限基准电压值VHkef大时表示逻辑电平O的超过上限信号Xw供给至与非门345的输入端子II。
[0076]比较器343对上述的上限基准电压值VLkef与从充电泵32发送出的相位控制电压CTR的大小进行比较。比较器343将如图10所示的在相位控制电压CTR为下限基准电压值VLeef以上时表示逻辑电平I而在相位控制电压CTR小于下限基准电压值VLkef时表示逻辑电平O的低于下限信号Xud供给至与非门346的输入端子12。
[0077]与非门346的输入端子Il与与非门345的输出端子连接。与非门345的输入端子12以及变频器347的输入端子与与非门346的输出端子连接。变频器347将使从与非门346发送出的信号的逻辑电平反转后得到的信号作为预充电控制信号Χω，并将其供给至预充电用的晶体管344的栅极端子。
[0078]S卩，由与非门345、346以及变频器347构成的RSFF与表示逻辑电平O的低于下限信号Xim对应而成为复位状态。换言之，该RSFF在相位控制电压CTR从处于下限基准电压值VLkef以上的状态迁移到低于该VLkef的状态时成为复位状态，并将表示预充电执行的逻辑电平O的预充电控制信号Χω供给至晶体管344的栅极端子。另一方面，上述的RSFF与表示逻辑电平O的超过上限信号Xw对应而成为置位状态。换言之，该RSFF在相位控制电压CTR从处于上限基准电压值VHkef以下的状态迁移到比该VHkef大的状态时成为置位状态，并将表示预充电停止的逻辑电平I的预充电控制信号Χω供给至晶体管344的栅极端子。
[0079]向晶体管344的源极端子供给电源电压VDD，其漏极端子与作为相位控制电压CTR的供给线路的线路LP连接。晶体管344只有在被供给了表示预充电执行的逻辑电平O的预充电控制信号Χω的情况下才成为导通状态，通过电源电压VDD对线路LP预充电。[0080]图11是表示在因外来噪声的影响而在使能信号EN中产生了延迟故不能从迁移检测信号CLKX2中获取与基准迁移部TC相对应的脉冲CP的情况下由假锁避免电路34实施的假锁的避免动作的一个例子的时序图。
[0081]如图11所示，若不能获取与基准迁移部TC相对应的脉冲CP，则时钟生成部2发送不包含时钟脉冲的基准时钟信号CLK。此时，不再生成与上述的脉冲CP同步的新的再生时钟信号CK，而使将与上一次获取的迁移检测信号CLKX2中的脉冲CP同步的再生时钟信号CKn供给至相位比较器31。因此，仅对相位比较器31供给再生时钟信号CKn的时钟脉冲，所以如图11所示，仅开始向充电泵32供给充电信号UP以及放电信号DN中的DN。如图11所示，充电泵32根据上述的放电信号DN而降低相位控制电压CTR的电压值。这里，若相位控制电压CTR的电压值低于VLkef,则假锁避免电路34的比较器343生成图11所示迁移至逻辑电平O的状态的低于下限信号XUD。与该低于下限信号Xm对应，假锁避免电路34的RSFF (345?347)成为复位状态，从而将逻辑电平O的预充电控制信号XAUi供给至预充电用的晶体管344。因此，在该期间，晶体管344利用电源电压VDD对线路LP预充电。由此，相位控制电压CTR的电压值如图11所示逐渐增加。这里，若相位控制电压CTR的电压值超过VHkef，则假锁避免电路34的比较器342生成如图11所示迁移至逻辑电平O的状态的超过上限信号Xw。与该超过上限信号Xw对应，假锁避免电路34的RSFF (345?347)成为置位状态，从而将逻辑电平I的预充电控制信号Χω供给至预充电用的晶体管344。因此，晶体管344根据上述的逻辑电平I的预充电控制信号Χω而停止对线路LP的预充电动作。
[0082]因此，通过如上所述对线路LP的预充电动作而将相位控制电压CTR的电压值维持为如图11所示的电压在规定的上限基准电压值VHkef附近相对较高的状态。即，即使相位比较器31因外来噪声的影响而成为仅持续地将放电信号DN发送至充电泵32的状态、即充电泵动作停止了的状态，此时也会由于线路LP被预充电而能够使相位控制电压CTR的电压值维持为VHkef附近的高电压值。
[0083]由此，之后，在从迁移检测信号CLKX2中获取了与基准迁移部TC对应的脉冲CP时，DLL电路3从相位控制电压CTR处于上限基准电压值VHkef附近的高电压值的状态开始初始同步。
[0084]因此，根据假锁避免电路34，能够避免在DLL电路3从相位控制电压CTR处于接地电压GND附近的低电压的状态开始初始同步的情况下产生的假锁。
[0085]另外，即使在未产生外来噪声的情况下，电源接通之后充电泵32的动作也会变得不稳定，所以有时会因供给的电源电压值或者环境温度而产生假锁。
[0086]图12是表示也能够防止在电源接通之后能够产生的假锁的假锁避免电路34的内部结构的一个其他例子的电路图。
[0087]另外，在图12所示的结构中，除了追加了 P沟道MOS型晶体管348、η沟道MOS型晶体管349以及上电复位电路350这些之外，其他的结构与图9所示的相同。
[0088]S卩，在图12所示的结构中，晶体管344的漏极端子与晶体管348的源极端子连接，该晶体管348的漏极端子与线路LP连接。另外，晶体管349的漏极端子与线路LP连接，其源极端子被施加接地电压GND。上电复位电路350根据电源接通而生成如图13所示仅在期间TQ期间成为高电平的单脉冲的上电复位信号P0R，并将其供给至各个晶体管348以及349的栅极端子。[0089]图13是表示在上述的假锁避免电路34中，在电源接通之后实施的假锁的避免动作的一个例子的时序图。
[0090]首先，若开始接通时钟数据恢复电路100的电源，则电源电压VDD的电压值随着时间推移而逐渐增加，在时刻tl达到所希望的峰值电压值。随着所述的电源电压VDD的电压值的推移，上电复位信号P0R、上限基准电压值VHkef以及下限基准电压值VLkef也如图13所示逐渐增加，在时刻tl达到各自的峰值电压值，并维持该状态。这里，关于上电复位信号P0R，其电压值在从时刻tl经过了期间TQ的时刻迁移至接地电压GND (O伏)的电平。另夕卜，在上电复位信号POR处于高电压值的状态期间，晶体管348成为截止状态，晶体管349成为导通状态。由此,成为对线路LP施加接地电压GND的状态、即放电状态，因此，充电泵32的输出值亦即相位控制电压CTR的电压值维持接地电压GND (O伏)的状态。另外，在此期间，由于晶体管348成为截止状态，所以流过由晶体管344、348以及349构成的电流路径的贯通电流被阻止。
[0091]之后，若上电复位信号POR的电压值迁移至O伏，则晶体管349成为截止状态，晶体管348成为导通状态，所以开始对线路LP预充电。由此，相位控制电压CTR的电压值如图13所示逐渐增加。而且，若相位控制电压CTR的电压值超过上限基准电压值VHkef，则t匕较器342发送表示逻辑电平O的超过上限信号XQV。与此相对应地，RSFF (345?347)成为置位状态，从而将逻辑电平I的预充电控制信号Χω供给至预充电用的晶体管344。晶体管344根据上述的逻辑电平I的预充电控制信号Χω而停止对线路LP的预充电动作。因此，之后，在DLL电路3执行初始同步的情况下，从相位控制电压CTR具有电源电压VDD的状态开始其初始同步，所以不会产生假锁。
[0092]这样，在图12所示的结构中，为了避免在电源接通时从充电泵32发送至线路LP上的相位控制电压CTR不稳定，在电源接通之后经过期间TQ的时刻，将线路LP设定为放电状态(将晶体管349设为导通状态)，之后对线路LP预充电。
[0093]因此，根据上述的结构，能够使电源接通之后变得不稳定的充电泵32的输出电压值(CTR)维持为电源电压VDD附近的高电压值，所以能够在该电源接通后最初实施的DLL电路3的初始同步中避免假锁。
[0094]另外，在图1所示的时钟数据恢复电路100中，将DLL电路(3)作为同步电路来使用，但代替DLL电路而采用PLL电路(phase locked loop)电路的情况也相同，能够利用如图9或者图13所示的假锁避免电路34避免上述的假锁。
[0095]总之，本发明的时钟数据恢复电路(100)利用时钟生成单元(1、2)生成与在输入数据信号(DIN)中按每个规定周期(P)出现的数据迁移点(TC)同步的基准时钟信号(CLK)。而且，利用本发明的同步电路(3)生成与上述的基准时钟信号同步的再生时钟信号(CK)。此时，同步电路包含:充电泵(32)，其生成具有与上述的基准时钟信号和再生时钟信号之间的相位差相对应的电压值的相位控制电压(CTR)并将其发送至第一线路(LP)上；相位控制电路(33)，其根据上述相位控制电压来控制再生时钟信号的相位；以及如下所述的假锁避免电路(34)。假锁避免电路在相位控制电压(CTR)低于下限基准电压(VLkef)时开始对第一线路(LP)预充电，并通过直到该相位控制电压超过上限基准电压(VHkef)为止持续进行对第一线路的预充电动作，来使相位控制电压的电压值维持高电压的状态。
[0096]由此，例如即使充电泵动作因外来噪声的影响而成为实质上停止的状态，此时，由于第一线路被强制性地预充电，所以也能够使相位控制电压的电压维持高电压值。因此，之后，在通过同步电路开始初始同步时，该同步电路(3)从相位控制电压(CTR)处于上限基准电压(VHkef)附近的高电压值的状态开始初始同步。因此，根据假锁避免电路(34)，能够避免在从相位控制电压处于接地电压附近的低电压的状态开始初始同步的情况下产生的假锁。
【权利要求】
1.一种同步电路，是生成与基准时钟信号同步的再生时钟信号的同步电路，其特征在于，具有: 充电泵，其生成具有与所述基准时钟信号和所述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将所述相位控制电压发送至第一线路上； 相位控制电路，其根据所述相位控制电压来控制所述再生时钟信号的相位；以及假锁避免电路，其在所述相位控制电压低于下限基准电压时开始对所述第一线路的预充电，并直到所述相位控制电压超过上限基准电压为止持续进行对所述第一线路的预充电动作。
2.根据权利要求1所述的同步电路，其特征在于， 所述假锁避免电路包含: 第一比较器，其对所述相位控制电压与所述下限基准电压的大小进行比较，在所述相位控制电压小于所述下限基准电压时生成低于下限信号； 第二比较器，其对所述相位控制电压与所述上限基准电压的大小进行比较，在所述相位控制电压大于所述上限基准电压时生成超过上限信号；以及 预充电晶体管，其根据所述低于下限信号向所述第一线路施加电源电压来进行对所述第一线路的预充电，另一方面，根据所述超过上限信号停止对所述第一线路施加所述电源电压来停止预充电。
3.根据权利要求1或者2所述的同步电路，其特征在于，还包含: 上电复位电路，其 根据电源接通生成单脉冲的上电复位信号；和 放电晶体管，其根据所述上电复位信号在整个规定期间对所述第一线路放电。
4.一种时钟数据恢复电路，其包含:时钟生成单元，其生成与在输入数据信号中按每个规定周期出现的数据迁移点同步的基准时钟信号；和同步单元，其生成与所述基准时钟信号同步的再生时钟信号，所述时钟数据恢复电路的特征在于，所述同步单元具有: 充电泵，其生成具有与所述基准时钟信号和所述再生时钟信号之间的相位差相对应的电压值的相位控制电压，并将所述相位控制电压发送至第一线路上； 相位控制电路，其根据所述相位控制电压来控制所述再生时钟信号的相位；以及假锁避免电路，其在所述相位控制电压低于下限基准电压时开始对所述第一线路的预充电，并直到所述相位控制电压超过上限基准电压为止持续进行对所述第一线路的预充电动作。
5.根据权利要求4所述的时钟数据恢复电路，其特征在于， 所述假锁避免电路包含: 第一比较器，其对所述相位控制电压与所述下限基准电压的大小进行比较，在所述相位控制电压小于所述下限基准电压时生成低于下限信号； 第二比较器，其对所述相位控制电压与所述上限基准电压的大小进行比较，在所述相位控制电压大于所述上限基准电压时生成超过上限信号；以及 预充电晶体管，其根据所述低于下限信号向所述第一线路施加电源电压来进行对所述第一线路的预充电，另一方面，根据所述超过上限信号停止对所述第一线路施加所述电源电压来停止预充电。
6.根据权利要求4或者5所述的时钟数据恢复电路，其特征在于，还包含:上电复位电路，其根据电源接通生成单脉冲的上电复位信号；和放电晶体管，其根据所述上电复位`信号在整个规定期间对所述第一线路放电。
【文档编号】H03L7/08GK103795405SQ201310516511
【公开日】2014年5月14日 申请日期:2013年10月28日 优先权日:2012年10月31日
【发明者】中山晃, 原山国广 申请人:拉碧斯半导体株式会社