低时钟能量双边沿触发的触发器电路的制作方法
【专利摘要】低时钟能量双边沿触发的触发器电路。提供双边沿触发的触发器电路和用于操作双边沿触发的触发器电路的方法。当时钟信号确立时触发器电路的子电路耦连到接地并将子电路从电源解耦。子电路生成触发信号，其包括第一对信号和第二对信号。当时钟信号确立时第一对信号被评估、第二对信号的电平被维持，并且当时钟信号确立时输出信号基于触发信号跃迁以等于输入信号。
【专利说明】低时钟能量双边沿触发的触发器电路
【技术领域】
[0001 ] 本发明涉及电路，并且，更具体地，涉及触发器电路。
【背景技术】
[0002]使用在高性能数字系统中的诸如微处理器和图形处理器的常规设备可能基于处理工作量而具有变化的电流需求。功率损耗是常规集成电路中的重要问题。常规数字集成电路中消散的大部分功率消耗在时钟网络中。由触发器由于数据跃迁而消耗的能量的量很小，因为活动因数相当低，即触发器的数据输入切换的时间部分，典型地约5-10%。相反，当确定常规集成电路中的锁存器和触发器所消耗的能量时，时钟输入负载和时钟能量是日益重要的要考虑的度量。将时钟开关电容降低给定的量与将数据开关电容降低相同量相比产生10倍的节能。
[0003]因此，存在对降低电路的时钟输入负载和/或解决与现有技术相关联的其他问题的需要。
【发明内容】
[0004]提供触发器电路和用于操作触发器电路的方法。操作触发器电路的方法包括当时钟信号确立时将触发器电路的子电路耦连到接地并将子电路从电源解耦。子电路生成触发信号，其包括第一对信号和第二对信号。当时钟信号确立时第一对信号被评估、第二对信号的电平被维持，并且当时钟信号确立时输出信号基于触发信号跃迁以等于输入信号。
[0005]操作触发器电路的另一方法包括当输入信号为高、输出信号为低、并且时钟信号取非时生成第一设置信号；当输入信号为高、输出信号为低、并且时钟信号确立时生成第二设置信号；当输入信号为低、输出信号为高、并且时钟信号取非时生成第一重置信号；以及当输入信号为低、输出信号为高、并且时钟信号确立时生成第二重置信号。当存在第一设置信号和第二设置信号确立、或第一重置信号和第二重置信号确立两种情况之一时，触发器电路的输出信号跃迁以等于输入信号。
[0006]双边沿触发的触发器电路包括第一触发子电路、第二触发子电路以及锁存器子电路。第一触发子电路耦连到第一时钟使能的晶体管，该第一时钟使能的晶体管当时钟信号取非时将第一触发子电路耦连到电源并当时钟信号确立时将第一触发子电路从电源解耦。第二触发子电路耦连到第二时钟使能的晶体管，该第二时钟使能的晶体管当时钟信号确立时将第二触发子电路耦连到接地并当时钟信号取非时将第二触发子电路从接地解耦。第一触发子电路生成触发信号的第一触发信号并且第二触发子电路生成触发信号的第二触发信号。锁存器子电路接收触发信号并基于触发信号使输出跃迁以等于输入。
[0007]另一双边沿触发的触发器电路包括锁存器子电路、第一触发子电路、第二触发子电路、第三触发子电路以及第四触发子电路。锁存器子电路配置为接收包括第一设置信号、第二设置信号、第一重置信号以及第二重置信号的触发信号并基于触发信号使输出跃迁以等于输入。第一触发子电路当输入为高、输出为低、并且时钟信号取非时生成第一设置信号。第二触发子电路当输入为高、输出为低、并且时钟信号确立时生成第二设置信号。第三触发子电路当输入为低、输出为高、并且时钟信号取非时生成第一重置信号。第四触发子电路当输入为低、输出为高、并且时钟信号确立时生成第二重置信号。
【专利附图】
【附图说明】
[0008]图1A示出根据一个实施例的双边沿触发的触发器电路；
[0009]图1B示出根据一个实施例的、用于操作图1A的双边沿触发的触发器电路的方法的流程图；
[0010]图2A示出根据一个实施例的、图1A中示出的SO子电路；
[0011]图2B示出根据一个实施例的、图1A中示出的SI子电路；
[0012]图2C示出根据一个实施例的、图1A中示出的RO子电路；
[0013]图2D示出根据一个实施例的、图1A中示出的Rl子电路；
[0014]图3示出根据一个实施例的、图1A中示出的RS子电路；
[0015]图4A示出根据一个实施例的、用于图2A中示出的SO子电路的状态表；
[0016]图4B示出根据一个实施例的、用于图2B中示出的SI子电路的状态表；
[0017]图4C示出根据一个实施例的、用于图2C中示出的RO子电路的状态表；
[0018]图4D示出根据一个实施例的、用于图2D中示出的Rl子电路的状态表；
[0019]图4E示出根据一个实施例的、用于图1A中示出的双边沿触发的触发器电路的时序图；
[0020]图5是根据一个实施例的、示出包括图1A中示出的触发器电路的处理器/芯片的框图；以及
[0021]图6示出其中可实现各先前实施例的各种架构和/或功能性的例示性系统。【具体实施方式】
[0022]降低提供为对触发器电路的输入的时钟信号上的负载数目降低了由时钟信号所消耗的能量。触发器电路可配置为双边沿触发的触发器，其采用时钟信号的两个边沿上的输入D的状态来更新输出Q。当输入D稳定时，由双边沿触发的触发器电路所消耗的功率降低，因为内部节点不切换。与典型地对时钟信号存在12个负载(即晶体管栅极)的常规单边沿触发的触发器电路相比，双边沿触发的触发器电路对时钟信号存在4个负载。因为双边沿触发的触发器以常规单边沿触发的触发器电路二倍的频率操作，所以与对时钟信号存在12个负载的常规单边沿触发的触发器电路相比，双边沿触发的触发器提供6倍的时钟能量的降低。在一个省略了保持器晶体管的实施例中，双边沿触发的触发器电路对时钟信号仅存在2个负载，与单边沿触发的触发器电路相比进一步降低时钟能量。
[0023]图1A示出根据一个实施例的双边沿触发的触发器电路100。触发器电路100包括RS锁存器子电路125和4个触发子电路:S0触发子电路120、SI触发子电路121、RO触发子电路126以及Rl触发子电路127。触发器电路100还包括两个时钟使能的晶体管Ml和M2。时钟使能的晶体管Ml被SI触发子电路121和Rl触发子电路127共享。时钟使能的晶体管M2被SO触发子电路120和RO触发子电路126共享。
[0024]当输入d与输出q相比是对立电平时，输出q被设置为在时钟的下一跃迁上等于d的电平。输入dN是输入d的被反相的版本，qN是输出q的被反相的版本。RS锁存器子电路125接收触发信号sO、sUrO和rl作为输入并存储输出q和qN。当设置触发信号sO和Si 二者均确立时，RS锁存器子电路125将q拉高(并将qN拉低)。当重置触发信号rO和rl 二者均确立时，RS锁存器子电路125将q拉低(并将qN拉高)。当sO和si中的至少一个取非并且rO和rl中的至少一个取非时，RS锁存器子电路125维系q。RS锁存器子电路125可基于触发信号s0、sl、r0和rl、跟随时钟信号(elk)的上升沿和/或跟随elk的下降沿使q和qN跃迁。
[0025]SO触发子电路120配置为当q=0、dN=0、并且clk=0时确立触发信号sO。SI触发子电路121配置为当d=l、qN=l、并且Clk=I时确立触发信号si。当输入d上升同时q为低时，两个设置触发信号中的一个将初始地跃迁到高。如果d保持高直到elk的上升或下降的下一边沿为止，那么另一设置触发将跃迁到高，设置RS锁存器子电路125的q输出。一旦sO或Si的二者之一确立，则只要d不改变状态，确立的信号就保持确立直到时钟信号的下一跃迁之后为止，使得sO和Si 二者将确立以设置q。反相器Ul和U2分别通过将slN和sO反相来生成si和sON。
[0026]当q在elk的下降沿处等于O并且输入d在elk跃迁期间为高时(满足设定和维系时间约束)，当elk为高时Si触发信号确立并且当elk跃迁到低时sO触发信号确立，使q被拉高。跟随Clk的下降沿的、q从低到高以及qN从高到低的跃迁清除(即取非或解除确立)设置触发信号二者。操作在elk的上升沿上是类似的，但采用与两个设置触发信号的确立所相反的次序。具体来讲，如果d上升同时clk=0，那么设置触发信号sO由SO触发子电路120所确立。当elk跃迁时，SI触发子电路121将设置触发信号Si从低跃迁到高，并且RS锁存器子电路125将输出q上拉并将输出qN下拉。一旦输出q和qN跃迁,贝U设置触发
号sO和si 二者被清除。
[0027]RO触发子电路126配置为当qN=0、d=0、并且clk=0时确立触发信号r0。Rl触发子电路127配置为当dN=l、q=l、并且clk=l时确立触发信号rl。当输入d下降同时q为高时，两个重置触发信号中的一个将初始地跃迁到高。如果d保持低直到elk的上升或下降的下一边沿为止，那么另一重置触发将跃迁到高，重置RS锁存器子电路125的q输出。一旦r0或rl的二者之一确立，那么除非d改变状态，否则确立的信号保持确立直到时钟信号的下一跃迁之后为止，使得r0和rl 二者将确立以重置q。
[0028]当q在elk的下降沿处等于I并且输入d在elk跃迁期间为低时(满足设定和维系时间约束)，当elk为高时rl触发信号确立并且当elk跃迁到低时r0触发信号确立，使q被拉低。跟随Clk的下降沿的、q从高到低以及qN从低到高的跃迁清除(即取非或解除确立)重置触发信号二者。操作在elk的上升沿上是类似的，但采用与两个重置触发信号的确立所相反的次序。具体来讲，如果d下降同时clk=0，那么重置触发信号r0由RO触发子电路126所确立。当elk跃迁时，Rl触发子电路127将重置触发信号rl从低跃迁到高，并且RS锁存器子电路125将输出q下拉并将输出qN上拉。一旦输出q和qN跃迁,贝U重置触发信号r0和rl 二者被清除。
[0029]在一个实施例中(如图1A所示)，触发器电路100包括两个附加的时钟使能的晶体管M39和M40。时钟使能的晶体管M39由SO触发子电路120和RO触发子电路126所共享。时钟使能的晶体管M40由SI触发子电路121和Rl触发子电路127所共享。时钟使能的晶体管M39耦连到SO触发子电路120和RO触发子电路126内的保持器电路。时钟使能的晶体管M40耦连到SI触发子电路121和Rl触发子电路127内的保持器电路。如果当clk=l并且sO为低时Si上升，那么SO触发子电路120内的保持器电路使sO保持低(即防止sO确立)直到elk下降并且时钟使能的晶体管M39被禁用为止。类似地，如果当Clk=O并且Si为低时sO上升，那么SI触发子电路121内的保持器电路使Si保持低直到elk上升并且时钟使能的晶体管M40被禁用为止。如果当Clk=I并且rO为低时rl上升，那么RO触发子电路126内的保持器电路使rO保持低直到elk下降并且时钟使能的晶体管M39被禁用为止。类似地，如果当Clk=O并且rl为低时rO上升，那么Rl触发子电路127内的保持器电路使rl保持低直到elk上升并且时钟使能的晶体管M40被禁用为止。时钟使能的晶体管M39可在SO触发子电路120和RO触发子电路126之间共享，因为sO和rO无法同时确立。时钟使能的晶体管M40可在SI触发子电路121和Rl触发子电路127之间共享，因为si和rl无法同时确立。
[0030]在另一实施例中，时钟使能的晶体管M39和M40被省略(采用开路代替)，因为制造工艺具有低泄漏特性，并且时钟为低的时间足够短，节点slN和节点rlN将不会无意地跃迁到低。类似地，时钟为高的时间应足够短，节点sO和节点rO将不会无意地跃迁到高。
[0031]在又一实施例中，采用高值电阻或采用低值电流源来代替时钟使能的晶体管M39和M40，以在还存在小负载的同时提供足够的电流来克服节点slN、rlN、sO和/或rO上的泄漏，使得当需要时晶体管能够将节点slN、rlN、S0和/或rO下拉或上拉。例如，可采用电流镜代替时钟使能的晶体管M39和M40，该电流镜配置为使代替晶体管M39的晶体管的栅极偏置，使得栅极偏置的晶体管起到低值电流源的作用。当配置为低值电流源时，时钟使能的晶体管M39仅拉(draw)恢复节点sO和/或rO上的泄漏所需的电流。当节点sO被拉高时，时钟使能的晶体管M39将与SO触发子电路120内的上拉晶体管进行微弱斗争直到节点sON (反相器U2的输出)变低为止。
[0032]图1B示出根据一个实施例的、用于操作图1A的双边沿触发的触发器电路100的方法的流程图110。在步骤115，当Clk确立时SI触发子电路121和Rl触发子电路127经过时钟使能的晶体管Ml耦连到接地。当elk确立时SO触发子电路120和RO触发子电路126经过时钟使能的晶体管M2从电源解耦。在步骤130，由SI触发子电路121和Rl触发子电路127评估Si和rl。当elk确立并且d和q处于对立的电平时维持rO和sO的电平。在步骤135，如果设置触发信号sO和Si确立或者如果重置触发信号rO和rl确立，那么在步骤140，使输出信号q跃迁(当重置触发信号二者均确立时从高到低，或当设置触发信号二者均确立时从低到高)。否则，方法直接前进到步骤145。在步骤142，清除在步骤135所确立的触发信号。
[0033]在步骤145，当elk取非时SO触发子电路120和RO触发子电路126经过时钟使能的晶体管M2耦连到电源。当elk取非时SI触发子电路121和Rl触发子电路127经过时钟使能的晶体管Ml从接地解耦。在步骤150，由SO触发子电路120和RO触发子电路126评估sO和rO。当elk取非并且d和q处于对立的电平时维持rl和si的电平。在步骤155，如果设置触发信号sO和Si确立或者如果重置触发信号rO和rl确立，那么在步骤160，使输出信号q跃迁(从高到低或从低到高)。否则方法终止。在步骤162，清除在步骤155所确立的触发信号并且方法终止。方法可重复一个或多个elk的时钟循环。[0034]现在将关于各种可选架构和特征阐述更示例性的信息，前述框架根据用户意愿可以采用或可以不采用所述各种可选架构和特征来实现。应强烈注意的是，下面的信息出于示例性目的而被阐述，并且不应视为以任何方式加以限制。任何下面的特征可被可选地包含，排斥或不排斥所描述的其他特征。
[0035]如本文所使用的，如果信号耦连到晶体管而不采用任何中间逻辑那么晶体管直接地耦连到信号，如果信号采用中间逻辑耦连到晶体管那么晶体管间接地耦连到信号。中间逻辑可以是任何类型的离散逻辑。例如，晶体管可经过包括电流源的附加电路元件间接地连接到接地或电源电压。
[0036]图出根据一个实施例的、图1A中不出的SO触发子电路120。SO触发子电路120包括两个P型金属氧化物半导体(PMOS)晶体管M9和M10，所述两个P型金属氧化物半导体晶体管M9和MlO配置为耦连到(由时钟使能的晶体管M2生成的)ClkN_PUl的上拉设备。当clk=0、dN=0并且q=0时晶体管M9、MlO和M2将sO拉高。sO触发子电路120包括两个N型金属氧化物半导体(NMOS)晶体管Mll和M12，所述两个N型金属氧化物半导体晶体管Mll和M12当存在dN=l或q=l两种情况之一时将sO拉低。NMOS晶体管M13和M14配置为下行保持器电路，其耦连到(由时钟使能的晶体管M39生成的)Clk_PD2，当s I=1、cIk= I并且s0=0时使sO保持低。
[0037]下行保持器可被包括在SO触发子电路120中，因为当Clk=I时状态d=l、q=0和s0=0可对于全部时间一直持续。当制造工艺不具有低泄漏特性、或elk的周期长时，在Clk=I的同时节点sO可能泄漏到高，使sO无意地跃迁到高一过早地设置RS锁存器子电路125。在一个实施例中，当制造工艺具有低泄漏特性或elk的周期足够短、泄漏将不使sO无意地进行跃迁时，可省略晶体管M13和M14 (和时钟使能的晶体管M39)，降低时钟信号上的负载。
[0038]需要晶体管M14以允许时钟使能的晶体管M39在SO触发子电路120和RO触发子电路126之间共享。如果晶体管M14被省略并且时钟使能的晶体管M39的源极直接缚到晶体管M13，那么将sO上拉也将部分地将rO上拉，可能导致误操作。因为Si和rl不同时确立，所以晶体管M14将不与RO触发子电路126的下行保持器电路中的相应晶体管(M38)同时被使能。因此，时钟使能的晶体管M39可在SO触发子电路120和RO触发子电路126之间共享。
[0039]当d=l、q=0、Clk=I并且s0N=0时不需要上行保持器电路来将设置触发信号sO维系在高，因为这是非常短的瞬时状态。当elk上升时进入该状态，在该点设置触发信号Si跃迁到高，设置RS锁存器子电路125，使q上升，其反过来将sO驱动到低。然而，SO触发子电路120可通过添加上行保持器电路来实现为完全静态电路。上行保持器包括串行地从sO到时钟使能的晶体管M2的漏极的两个PMOS晶体管，栅极由设置触发信号slN和sON驱动。然而，因为瞬时状态仅持续两个栅极延迟(在典型的28nm工艺中是10_20ps)，所以应不需要上行保持器电路。
[0040]图2B示出根据一个实施例的、图1A中示出的SI子电路121。SI触发子电路121包括两个NMOS晶体管M3和M4，所述两个NMOS晶体管M3和M4配置为耦连到(由时钟使能的晶体管Ml生成的)Clk_PDl的下拉设备。当clk=l、d=l并且qN=l时晶体管M3、M4和Ml将slN拉低。Si触发子电路121包括两个PMOS晶体管M5和M6，所述两个PMOS晶体管M5和M6当存在d=0或qN=0两种情况之一时将slN拉高。PMOS晶体管M7和M8配置为上行保持器电路，其耦连到(由时钟使能的晶体管M40生成的)ClkN_PU2，其当s0N=0、clk=0并且sl=0时使slN保持高。
[0041]上行保持器可被包括在SO触发子电路120中，因为当Clk=O时状态d=l、q=0和Sl=O可对于全部时间一直持续。当制造工艺不具有低泄漏特性、或elk的周期长时，在Clk=O的同时节点slN可能泄漏到低，使Si无意地跃迁到高一过早地设置RS锁存器子电路125。在一个实施例中，当制造工艺具有低泄漏特性或elk的周期足够短、泄漏将不使Si无意地进行跃迁时，可省略晶体管M7和M8 (和时钟使能的晶体管M40)，降低时钟信号上的负载。
[0042]需要晶体管M8以允许时钟使能的晶体管M40在SI触发子电路121和Rl触发子电路127之间共享。如果晶体管M8被省略并且时钟使能的晶体管M40的漏极直接缚到晶体管M7，那么将slN下拉也将部分地将rlN下拉，可能导致误操作。因为si和rl不同时确立，所以晶体管M8将不与Rl触发子电路127的上行保持器电路中的相应晶体管(M32)同时被使能。因此，时钟使能的晶体管M40可在SI触发子电路121和Rl触发子电路127之间共享。
[0043]当d=l、q=0、Clk=O并且sl=l时不需要下行保持器电路来将设置触发信号slN维系在低，因为这是非常短的瞬时状态。当elk下降时进入该状态，在该点设置触发信号sO跃迁到高，设置RS锁存器子电路125，使q上升，其反过来将Si驱动到低。然而，SI触发子电路121可通过添加下行保持器电路来实现为完全静态电路。下行保持器包括串行地从SlN到时钟使能的晶体管Ml的漏极的两个NMOS晶体管，栅极由设置触发信号Si和sO驱动。如先前所阐明的，因为瞬时状态仅持续两个栅极延迟，所以应不需要下行保持器电路。
[0044]图2C示出根据一个实施例的、图1A中示出的RO触发子电路126。RO触发子电路126具有与SO触发子电路120相同的拓扑并包括两个PMOS晶体管M33和M34，所述两个PMOS晶体管M33和M34配置为耦连到(由时钟使能的晶体管M2生成的)ClkN_PUl的上拉设备。当clk=0、qN=0并且d=0时晶体管M33、M34和M2将rO拉高。RO触发子电路126包括两个NMOS晶体管M35和M36，所述两个NMOS晶体管M35和M36当存在qN=l或d=l两种情况之一时将rO拉低。NMOS晶体管M37和M38配置为下行保持器电路，其耦连到(由时钟使能的晶体管M39生成的)Clk_PD2，其当rl=l、Clk=I并且r0=0时使rO保持低。
[0045]下行保持器可被包括在RO触发子电路126中，因为当Clk=I时状态q=l、d=0和r0=0可对于全部时间一直持续。当制造工艺不具有低泄漏特性、或elk的周期长时，在Clk=I的同时节点rO可能泄漏到高，使rO无意地跃迁到高一过早地重置RS锁存器子电路125。在一个实施例中，当制造工艺具有低泄漏特性或elk的周期足够短、泄漏将不使rO无意地进行跃迁时，可省略晶体管M37和M38 (和时钟使能的晶体管M39)，降低时钟信号上的负载。
[0046]需要晶体管M38以允许时钟使能的晶体管M39在RO触发子电路126和SO触发子电路120之间共享。如果晶体管M38被省略并且时钟使能的晶体管M39的源极直接缚到晶体管M37，那么将rO上拉也将部分地将sO上拉，可能导致误操作。因为si和rl不同时确立，所以晶体管M38将不与SO触发子电路120的下行保持器电路中的相应晶体管(M14)同时被使能。因此，时钟使能的晶体管M39可在SO触发子电路120和RO触发子电路126之间共享。
[0047]当q=l、d=0、Clk=I并且r0N=0时不需要上行保持器电路来将重置触发信号rO维系在高，因为这是非常短的瞬时状态。当elk上升时进入该状态，在该点重置触发信号rl跃迁到高，重置RS锁存器子电路125，使q下降，其反过来将rO驱动到低。然而，RO触发子电路126可通过添加上行保持器电路来实现为完全静态电路。上行保持器包括串行地从rO到时钟使能的晶体管M2的漏极的两个PMOS晶体管，栅极由重置触发信号rlN和rON驱动。如先前所阐明的，因为瞬时状态仅持续两个栅极延迟，所以应不需要上行保持器电路。
[0048]图2D示出根据一个实施例的、图1A中示出的Rl触发子电路127。Rl触发子电路127具有与SI触发子电路121相同的拓扑并包括两个NMOS晶体管M27和M28，所述两个NMOS晶体管M27和M28配置为耦连到(由时钟使能的晶体管Ml生成的)Clk_PDl的下拉设备。当clk=l、q=l并且dN=l时晶体管M27、M28和Ml将rlN拉低。Rl触发子电路127包括两个PMOS晶体管M29和M30，所述两个PMOS晶体管M29和M30当存在q=0或dN=0两种情况之一时将rlN拉高。PMOS晶体管M31和M32配置为上行保持器电路，其耦连到(由时钟使能的晶体管M40生成的)ClkN_PU2，其当r0N=0、clk=0并且rl=0时使rlN保持高。
[0049]上行保持器可被包括在RO触发子电路127中，因为当clk=0时状态q=l、d=0和rl=0可对于全部时间一直持续。当制造工艺不具有低泄漏特性、或elk的周期长时，在Clk=O的同时节点rlN可能泄漏到低，使rl无意地跃迁到高一过早地重置RS锁存器子电路125。在一个实施例中，当制造工艺具有低泄漏特性或elk的周期足够短、泄漏将不使rl无意地进行跃迁时，可省略晶体管M31和M32 (和时钟使能的晶体管M40)，降低时钟信号上的负载。
[0050]需要晶体管M32以允许时钟使能的晶体管M40在SI触发子电路121和Rl触发子电路127之间共享。如果晶体管M32被省略并且时钟使能的晶体管M40的漏极直接缚到晶体管M31，那么将rlN下拉也将部分地将slN下拉，可能导致误操作。因为si和rl不同时确立，所以晶体管M32将不与SI触发子电路121的上行保持器电路中的相应晶体管(M8)同时被使能。因此，时钟使能的晶体管M40可在SI触发子电路121和Rl触发子电路127之间共享。
[0051]当q=l、d=0、Clk=O并且rl=l时不需要下行保持器电路来将设置触发信号rlN维系在低，因为这是非常短的瞬时状态。当elk下降时进入该状态，在该点重置触发信号rO跃迁到高，重置RS锁存器子电路125，使q下降，其反过来将rl驱动到低。然而，Rl触发子电路127可通过添加下行保持器电路来实现为完全静态电路。下行保持器包括串行地从rlN到时钟使能的晶体管Ml的漏极的两个NMOS晶体管，栅极由重置触发信号rl和rO驱动。如先前所阐明的，因为瞬时状态仅持续两个栅极延迟，所以应不需要下行保持器电路。
[0052]SO触发子电路120和RO触发子电路126中的上拉晶体管的次序与图2A和2C中示出的次序相比可相反。SI触发子电路121和Rl触发子电路127中的下拉晶体管的次序与图2B和2D中示出的次序相比可相反。例如,如图2A所示，由q (M9)所驱动的晶体管最接近于共享的时钟使能的晶体管M2，由dN (MlO)所驱动的晶体管最接近于输出sO。如图2A所不[目号q和dN的相对于晶体管M2的次序将内部节点的切换最小化，因为/[目号q与信号dN相比切换较不频繁。换句话说，dN进行一次或多次跃迁而不在q上生成跃迁是可能的。此外，将dN置于更靠近输出sO之处提供对输入d的改变的稍快的响应(即设定时间降低)。然而，即使晶体管M9和MlO的次序与图2A所示的相比是相反的，由SO触发子电路120所实施的功能也相同。类似地，在RO触发子电路126的不同实施例中，上拉晶体管M33和M34的次序可相反，在SI触发子电路121的不同实施例中，下拉晶体管M3和M4的次序可相反，并且在Rl触发子电路127的不同实施例中，下拉晶体管M27和M28的次序可相反。此外，在SO触发子电路120的不同实施例中，下行保持器晶体管M13和M14的次序可相反。在SI触发子电路121的不同实施例中，上行保持器晶体管M7和M8的次序可相反。在RO触发子电路126的不同实施例中，下行保持器晶体管M37和M38的次序可相反。在Rl触发子电路127的不同实施例中，上行保持器晶体管M31和M32的次序可相反。
[0053]图3示出根据一个实施例的、图1A中示出的RS锁存器子电路125。RS锁存器子电路125接收触发信号并生成输出信号q和qN。RS锁存器子电路125包括交叉耦连的反相器电路，所述反相器电路包括晶体管M17、M20、M21和M26，其存储输出信号q和qN的电平。上拉晶体管M18和M19配置为将交叉耦连的反相器电路耦连到电源以当sO或Si中的至少一个取非时将qN拉高。上拉晶体管M24和M25配置为为将交叉耦连的反相器电路耦连到电源以当rO或rl中的至少一个取非时将q拉高。下拉晶体管M15和M16配置为当sO和Si均确立时将qN拉低。下拉晶体管M22和M23配置为当rO和rl均确立时将q拉低。
[0054]图4A示出根据一个实施例的、用于图2A中示出的SO触发子电路120的状态表400。SO触发子电路120是具有取决于elk状态的操作的时序电路。当d=l、q=0并且Clk=O时输出信号sO设置为高,并且如果d=0或q=l则重置为低。如果d=l、q=0并且clk=l,那么输出sO维系先前状态(sO)。
[0055]图4B示出根据一个实施例的、用于图2B中示出的SI触发子电路121的状态表410。SI触发子电路121是时序电路。当d=l、q=0并且Clk=I时输出信号Si设置为高，并且如果d=0或q=l则重置为低。如果d=l、q=0并且clk=0，那么输出si维系先前状态(si )。
[0056]图4C不出根据一个实施例的、用于图2C中不出的RO触发子电路126的状态表420。RO触发子电路126是时序电路。当d=0、q=l并且Clk=O时输出信号rO设置为高，并且如果d=l或q=0则重置为低。如果d=0、q=l并且clk=l,那么输出rO维系先前状态(rO)。
[0057]图4D示出根据一个实施例的、用于图2D中示出的Rl触发子电路127的状态表430。Rl触发子电路127是时序电路。当d=0、q=l并且Clk=I时输出信号rl设置为高，并且如果d=l或q=0则重置为低。如果d=0、q=l并且clk=0，那么输出rl维系先前状态(rl)。
[0058]图4E示出根据一个实施例的、用于图1A中示出的双边沿触发的触发器电路100的时序图450。触发器电路100跟随重置开始，所以q输出为低。图4E中的箭头指示因果关系。当输入d上升同时elk为高时时序开始，使设置触发信号Si由于d=l、q=0并且Clk=I而上升。在d=l、q=0并且Clk=I的同时设置触发信号sO由包括晶体管M13和M14的保持器电路和共享的时钟使能的晶体管M39维系在低。
[0059]当elk下降时，d=l、q=0并且clk=0，晶体管M2、M9和MlO将设置触发信号sO拉高。当共享的时钟使能的晶体管M39关断时，保持器电路释放设置触发信号sO上的下拉。当设置触发信号sO和Si均确立时，RS锁存器子电路125被设置，生成q=l、qN=0。响应于q和qN的跃迁，设置触发信号sO和Si分别由晶体管M6和M12所清除。
[0060]elk再次上升并且在elk为高的同时输入d下降，使重置触发信号rl由于d=0、q=l并且clk=l而上升。在d=0、q=l并且clk=l的同时,重置触发信号rO由包括晶体管M37和M38的保持器电路和共享的时钟使能的晶体管M39维系在低。
[0061]当elk下降时，d=0、q=l并且clk=0，晶体管M2、M33和M34将重置触发信号rO拉高。当共享的时钟使能的晶体管M39关断时，保持器电路释放重置触发信号rO上的下拉。当重置触发信号rO和rl均确立时，RS锁存器子电路125被重置，生成q=0、qN=l。响应于q和qN的跃迁，重置触发信号rO和rl分别由晶体管M36和M30所清除。
[0062]图5是根据本发明的一个或多个方面的、示出包括来自图1A的触发器电路100的处理器/芯片505的框图。I/O电路510可包括焊盘和其他I/O专用电路以发送和接收来自系统中的其他设备的信号。基于由I/O电路510所接收的信号，由I/O电路510产生输出。由I/O电路510所接收的输入被输入到第一触发器电路100 (I)用于存储。1/0电路510还将时钟信号提供到触发器电路100。组合电路520接收由第一触发器电路100 (I)所生成的输出，并生成由第二触发器电路100 (2)所接收的组合输出。第二触发器电路100
(2)存储组合输出，并生成被输入到组合电路525的输出。组合电路525的输出由第三触发器电路100 (3)所接收和存储。第三触发器电路100 (3)生成被提供到1/0电路510的输出。可使用触发器电路100存储信号用于多个时钟循环或将随每个时钟循环改变的信号用管线运送。
[0063]图6示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统600。如所示，提供了系统600，其包括至少一个连接到通信总线602的中央处理器601。通信总线602可使用任何合适的协议来实现，诸如外围部件互连(PCI)、PC1-ExpreSS、AGP (加速图形端口)、超传输、或任何其他总线或点对点通信协议。系统600还包括主存储器604。控制逻辑(软件)和数据存储在可采取随机存取存储器(RAM)形式的主存储器604中。
[0064]系统600还包括输入设备612、图形处理器606以及显不器608,所述显不器608即常规CRT (阴极射线管)、IXD (液晶显示器)、LED (发光二极管)、等离子显示器等等。可从输入设备612例如键盘、鼠标、触摸板、扩音器等接收用户输入。在一个实施例中，图形处理器606可包括多个着色器模块、光栅化模块等。前述模块中的每一个实际上可布置于单个半导体平台上以形成图形处理单元(GPU)。
[0065]在本描述中，单个半导体平台可以指单独一个的基于半导体的集成电路或芯片。应注意的是，术语单个半导体平台还可以指具有增强的连通性的多芯片模块，其仿真片上操作，并通过利用常规中央处理单元(CPU)和总线实现方案做出实质的改进。当然，各模块还可根据用户的期望分开地或以半导体平台的各种组合来布置。触发器电路100可被包含在中央处理器601、主存储器604、二级存储610、输入设备612、图形处理器606、显示器608以及总线602中的一个或多个中。
[0066]系统600还可包括二级存储610。二级存储610包括例如硬盘驱动器和/或表示软盘驱动器、磁带驱动器、压缩光盘驱动器、数字通用光盘(DVD)驱动器、记录设备、通用串行总线(USB)闪存的可移动存储驱动器。可移动存储驱动器以公知的方式从可移动存储单元读取和/或写入到可移动存储单元。计算机程序或计算机控制逻辑算法可存储在主存储器604和/或二级存储610中。这类计算机程序当被执行时使得系统600能够实施各种功能。主存储器604、存储610和/或任何其他存储是计算机可读介质的可能的示例。
[0067]在一个实施例中，可在以下内容的上下文中实现各先前示图的架构和/或功能性:中央处理器601、图形处理器606、能够具有中央处理器601和图形处理器606 二者的能力的至少一部分的集成电路(未示出)、芯片集(即设计为作为用于实施相关功能的单元来工作和出售的集成电路组等)和/或用于此的任何其他集成电路。
[0068]还有就是，可在以下内容的上下文中实现各先前示图的架构和/或功能性:通用计算机系统、电路板系统、专用于娱乐目的的游戏机系统、特定于应用的系统和/或任何其他所期望的系统。例如，系统600可采取台式计算机、膝上型计算机、服务器、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。还有就是，系统600可采取各种其他设备的形式，包括但不限于个人数字助理(PDA)设备、移动电话设备、电视机等。
[0069]进一步地，虽然未示出，但系统600可耦连到网络(例如电信网络、局域网(LAN)、无线网、诸如互联网的广域网(WAN)、对等网络、电缆网络等等)用于通信目的。
[0070]虽然上文已描述了各实施例，但应理解的是它们通过仅示例而非限制的方式加以呈现。因此，优选实施例的宽度和范围不应被上文所述的示例性实施例中的任何一个所限制，而应仅根据下面的权利要求和其等同物来加以限定。
【权利要求】
1.一种方法，包括: 当时钟信号确立时将触发器电路的子电路耦连到接地并将所述子电路从电源解耦，其中所述子电路配置为生成触发信号，所述触发信号包括第一对信号和第二对信号； 当所述时钟信号确立时评估由所述子电路所生成的所述第一对信号； 当所述时钟信号确立时维持所述第二对信号的电平；以及 当所述时钟信号确立时基于所述触发信号使输出信号跃迁以等于输入信号。
2.根据权利要求1所述的方法，其中所述第一对信号包括第一重置信号和第一设置信号，所述第二对信号包括第二重置信号和第二设置信号。
3.根据权利要求2所述的方法，其中当所述第一重置信号和所述第二重置信号确立时所述输出信号被拉低。
4.根据权利要求2所述的方法，其中当所述第一设置信号和所述第二设置信号确立时所述输出信号被拉高。
5.根据权利要求2所述的方法，其中当所述输出信号被拉低时所述第一重置信号和所述第二重置信号被清除。
6.根据权利要求2所述的方法，其中当所述输出信号被拉高时所述第一设置信号和所述第二设置信号被清除。
7.根据权利要求2所述的方法，其中当所述第一设置信号确立时，保持器电路配置为防止所述第二设置信号确立直到所述时钟信号跃迁为止。
8.根据权利要求1所述的方法，进一步包括: 当所述时钟信号取非时将所述子电路耦连到所述电源并将所述子电路从所述接地解率禹; 评估由所述子电路所生成的所述第二对信号；以及 当所述时钟信号取非时基于所述触发信号使所述输出信号跃迁以等于所述输入信号。
9.一种方法，包括: 当输入信号为高、输出信号为低、并且时钟信号取非时生成第一设置信号； 当所述输入信号为高、所述输出信号为低、并且所述时钟信号确立时生成第二设置信号; 当所述输入信号为低、所述输出信号为高、并且所述时钟信号取非时生成第一重置信号; 当所述输入信号为低、所述输出信号为高、并且所述时钟信号确立时生成第二重置信号；以及 当存在所述第一设置信号和所述第二设置信号确立、或所述第一重置信号和所述第二重置信号确立两种情况之一时，使触发器电路的所述输出信号跃迁以等于所述输入信号。
10.根据权利要求9所述的方法，进一步包括当所述时钟信号确立时将所述触发器电路的子电路耦连到接地并将所述子电路从电源解耦，其中所述子电路配置为生成所述第一设置信号、所述第一重置信号、所述第二设置信号以及所述第二重置信号。
11.根据权利要求9所述的方法，进一步包括当所述时钟信号取非时将所述触发器电路的子电路从接地解耦并将所述子电路耦连到电源，其中所述子电路配置为生成所述第一设置信号、所述第一重置信号、所述第二设置信号以及所述第二重置信号。
12.—种双边沿触发的触发器电路,包括: 第一触发子电路，其耦连到第一时钟使能的晶体管，所述第一时钟使能的晶体管当时钟信号取非时将所述第一触发子电路耦连到电源并当所述时钟信号确立时将所述第一触发子电路从所述电源解耦，其中所述第一触发子电路生成触发信号集的第一触发信号； 第二触发子电路，其耦连到第二时钟使能的晶体管，所述第二时钟使能的晶体管当时钟信号确立时将所述第二触发子电路耦连到接地并当所述时钟信号取非时将所述第二触发子电路从所述接地解耦，其中所述第二触发子电路生成所述触发信号集的第二触发信号；以及 锁存器子电路，其配置为接收所述触发信号集并基于所述触发信号集使输出信号跃迁以等于输入信号。
13.根据权利要求12所述的双边沿触发的触发器电路，其中所述第一触发子电路配置为当所述输入信号和所述输出信号处于对立的电平并且所述时钟信号为低时使所述第一触发信号跃迁到高。
14.根据权利要求13所述的双边沿触发的触发器电路，其中所述第二触发子电路配置为当所述输入信号和所述输出信号处于对立的电平并且所述时钟信号为高时使所述第二触发信号跃迁到高。
15.根据权利要求14所述的双边沿触发的触发器电路，其中当所述第一触发信号和所述第二触发信号确立时 所述输出信号跃迁以等于所述输入信号。
16.根据权利要求12所述的双边沿触发的触发器电路，其中当所述输出信号跃迁以等于所述输入信号时所述第一触发子电路配置为清除所述第一触发信号并且所述第二触发子电路配置为清除所述第二触发信号。
17.根据权利要求12所述的双边沿触发的触发器电路，进一步包括保持器电路，当所述第一触发信号确立时，所述保持器电路配置为防止所述第二触发信号确立直到所述时钟信号跃迁为止。
18.根据权利要求12所述的双边沿触发的触发器电路，进一步包括: 第三时钟使能的晶体管，其当所述时钟信号确立时将所述第一触发子电路耦连到所述接地并当所述时钟信号取非时将所述第一触发子电路从所述接地解耦；以及 第四时钟使能的晶体管，其当所述时钟信号取非时将所述第二触发子电路耦连到所述电源并当所述时钟信号确立时将所述第二触发子电路从所述电源解耦。
19.根据权利要求12所述的双边沿触发的触发器电路，进一步包括耦连到所述第一触发子电路并配置为提供电流以克服所述锁存器子电路中的存储节点处的泄漏的设备。
20.根据权利要求12所述的双边沿触发的触发器电路，进一步包括耦连到所述第二触发子电路并配置为提供电流以克服所述锁存器子电路中的存储节点处的泄漏的设备。
21.根据权利要求12所述的双边沿触发的触发器电路，进一步包括: 第三触发子电路，其耦连到所述第一时钟使能的晶体管并生成所述触发信号集的第三触发信号；以及 第四触发子电路，其耦连到所述第二时钟使能的晶体管并生成所述触发信号集的第二触发信号。
22.—种双边沿触发的触发器电路,包括:锁存器子电路，其配置为接收触发信号集并基于所述触发信号集使输出信号跃迁以等于输入信号，其中所述触发信号集包括第一设置信号、第二设置信号、第一重置信号以及第二重置信号； 第一触发子电路，其当所述输入信号为高、所述输出信号为低、并且时钟信号取非时生成所述第一设置信号； 第二触发子电路，其当所述输入信号为高、所述输出信号为低、并且所述时钟信号确立时生成所述第二设置信号； 第三触发子电路，其当所述输入信号为低、所述输出信号为高、并且所述时钟信号取非时生成所述第一重置信号；以及 第四触发子电路，其当所述输入信号为低、所述输出信号为高、并且所述时钟信号确立时生成所述第二重置信号。
23.根据权利要求22所述的双边沿触发的触发器电路，进一步包括: 第一时钟激活的晶体管，其耦连到所述第一触发子电路和所述第三触发子电路并配置为当所述时钟信号取非时将所述第一触发子电路和所述第三触发子电路耦连到所述电源并当所述时钟信号确立时将所述第一触发子电路和所述第三触发子电路从所述电源解耦；以及 第二时钟激活的晶 体管，其耦连到所述第二触发子电路和所述第四触发子电路并配置为当时钟信号确立时将所述第二触发子电路和所述第四触发子电路耦连到所述接地并当所述时钟信号取非时将所述第二触发子电路和所述第四触发子电路从所述接地解耦。
24.根据权利要求22所述的双边沿触发的触发器电路，其中所述锁存器子电路进一步配置为当所述第一设置信号和所述第二设置信号为高时将所述输出信号拉高。
25.根据权利要求22所述的双边沿触发的触发器电路，其中所述锁存器子电路进一步配置为当所述第一重置信号和所述第二重置信号为高时将所述输出信号拉低。
【文档编号】H03K19/094GK104009752SQ201310741635
【公开日】2014年8月27日 申请日期:2013年12月27日 优先权日:2013年2月22日
【发明者】威廉·J·达利 申请人:辉达公司