一种芯片引脚复用电路的制作方法
【专利摘要】本发明公开了一种芯片引脚复用电路，外接芯片电路、第一引脚以及最少一个第二引脚；所述芯片电路包括第一输入/输出电路，以及对应每一个第二引脚的第二输入/输出电路和N个待测电路，N≥1且为自然数，所述引脚复用电路包括：N+1选一开关电路，以及输出关断使能信号给第一输入/输出电路、第二输入/输出电路和N+1选一开关电路的模式选择电路，以及输出N路逻辑信号给N+1选一开关电路的测试信号选择电路，其中：第二引脚通过N+1选一开关电路一一连接第二输入/输出电路和N个待测电路；第一引脚施加电压给模式选择电路和测试信号选择电路。本发明具有结构简单易集成、不需要外围器件、有效降低芯片成本以及提高产品利润的优点。
【专利说明】—种芯片引脚复用电路
【技术领域】
[0001]本发明涉及模拟集成电路，尤其涉及一种具备测试可选的芯片引脚复用电路。
【背景技术】
[0002]目前，集成电路芯片的测试通常在投片出来之后进行。由于芯片的高集成性、高复杂性，不仅需要测试芯片的输出信号，还需要测试个别内部功能信号，所以芯片的可测性很重要。在传统的测试中，通常在芯片内部增加测试PAD或者增加芯片的引脚，用于检测内部功能信号的正确性。无论是芯片内部增加测试PAD，还是芯片外部增加引脚，都需要额外增加芯片面积，特别是在芯片固有面积小的情况下，更加增加了芯片成本。
[0003]随着集成电路的发展，不仅要求集成电路芯片能够具有可测性，还要求测试方案尽量节省芯片面积，以节约芯片成本，从而提高产品利润，同时还要求能为投片出来的芯片进行调试及二次投片提供方便。这成为本 申请人:致力于研究的方向。
【发明内容】
[0004]本发明的目的在于针对集成电路芯片可测性设计的需求，提供一种具备测试可选的芯片引脚复用电路，具有结构简单易集成、不需要外围器件、有效降低芯片成本以及提高产品利润的优点。
[0005]实现上述目的的技术方案是:
[0006]一种芯片引脚复用电路，外接芯片电路、第一引脚以及最少一个第二引脚；所述芯片电路包括连接第一引脚的第一输入/输出电路，以及对应每一个第二引脚的第二输入/输出电路和N个待测电路，NS I且为自然数，所述引脚复用电路包括模式选择电路、测试信号选择电路和N+1选一开关电路，
[0007]针对一个第二引脚，
[0008]该第二引脚通过所述N+1选一开关电路的N+1路开关一一连接所述第二输入/输出电路和N个待测电路；
[0009]所述第一引脚施加电压给所述模式选择电路和测试信号选择电路；
[0010]所述模式选择电路根据被施加电压输出关断使能信号，控制所述第一输入/输出电路和第二输入/输出电路工作的启停，以及控制所述N+1选一开关电路将所述第二引脚与第二输入/输出电路接通或截断；
[0011]所述测试信号选择电路根据被施加电压输出N路逻辑信号，在同一时间控制所述N+1选一开关电路将所述第二引脚与某个待测电路接通，与其他N-1个待测电路截断。
[0012]上述的芯片引脚复用电路，其中，所述N为2，待测电路为第一待测电路和第二待测电路；所述N+1选一开关电路为三选一开关电路，包括第一开关、第二开关和第三开关，其中:
[0013]所述第三开关连接所述第二引脚与第二输入/输出电路，其使能端接收所述模式选择电路输出的关断使能信号；[0014]所述第一开关连接所述第二引脚与第一待测电路，其使能端接收所述测试信号选择电路输出的第一逻辑信号；
[0015]所述第二开关连接所述第二引脚与第二待测电路，其使能端接收所述测试信号选择电路输出的第二逻辑信号。
[0016]上述的芯片引脚复用电路，其中，所述第三开关为常闭开关，接收高电平后断开；所述第一开关和所述第二开关均为常开开关，接收高电平后闭合；所述第一输入/输出电路和第二输入/输出电路接收高电平后停止工作。
[0017]上述的芯片引脚复用电路，其中，
[0018]所述第一引脚施加小于预设的测试模式阈值的负电压，所述模式选择电路输出的关断使能信号变为高电平；
[0019]所述第一引脚施加命为第一测试选择电压的负电压，所述测试信号选择电路输出的第一逻辑信号变为高电平，第二逻辑信号变为低电平；
[0020]所述第一引脚施加命为第二测试选择电压的负电压，所述测试信号选择电路输出的第一逻辑信号变为低电平，第二逻辑信号变为高电平。
[0021]上述的芯片引脚复用电路，其中，
[0022]所述模式选择电路包括第一 NMOS管、提供镜像用电流的第七PMOS管、镜像所述电流并将镜像电流输出端与所述第一 NMOS管漏极相连的第一 PMOS管、镜像所述电流并将镜像电流输出端与所述第一 NMOS管栅极相连的第二 PMOS管、电阻和三极管，其中:
[0023]所述电阻一端连接所述第一 NMOS管的栅极，另一端连接所述三极管的发射极；
[0024]所述三极管的基极连接所述第一引脚，集电极连接所述第一 NMOS管的源极并接地；
[0025]所述第一 NMOS管的漏极输出所述关断使能信号；
[0026]所述测试信号选择电路包括第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、镜像所述第七PMOS管所提供电流并将镜像电流输出端与所述第二 NMOS管漏极相连的第三PMOS管、镜像所述第七PMOS管所提供电流并将镜像电流输出端与所述第四NMOS管漏极相连的第四PMOS管、第五PMOS管、第六PMOS管、非门以及与门，其中:
[0027]所述第二 NMOS管的栅极接地，源极连接所述第三NMOS管的漏极和栅极；
[0028]所述第三NMOS管的源极连接所述第一引脚；
[0029]所述第四NMOS管的栅极接地，源极连接所述第一引脚；
[0030]所述第五NMOS管的栅极接偏置电压，源极接地，漏极接所述第五PMOS管的漏极；
[0031]所述第六NMOS管的栅极接偏置电压，源极接地，漏极接所述第六PMOS管的漏极；
[0032]所述第五PMOS管的栅极接所述第二 NMOS管的漏极，源极接电源；
[0033]所述第六PMOS管的栅极接所述第四NMOS管的漏极，源极接电源；
[0034]所述非门的输入端接所述第五NMOS管的漏极；
[0035]所述与门的一输入端接所述非门的输出端，另一输入端接所述第六NMOS管的漏极，输出端接所述第一开关的使能端；
[0036]所述第五NMOS管的漏极还连接所述第二开关的使能端。
[0037]上述的芯片引脚复用电路，其中，所述第二 NMOS管、第三NMOS管和第四NMOS管各自导通时的栅极-源极电压均为Vcsth ；[0038]所述测试模式阈值的绝对值在零和Vesra之间；
[0039]所述第一测试选择电压的绝对值在Vesra和2VesTH之间；
[0040]所述第二测试选择电压的绝对值大于2V.。
[0041]本发明的有益效果是:本发明采用具备测试可选的引脚复用机制而不是简单芯片内部电路增加测试PAD或芯片外部增加引脚，具有下列优点:
[0042]I)结构简单易集成、通过在复用引脚PINl上加一负电压，可使系统从正常工作模式切换至测试模式。
[0043]2)通过添加的模式选择电路，可使在测试模式下控制与复用引脚相连接的电路不工作，并断开复用引脚PIN2与原电路的连接，使引脚PIN2用于输出测试信号。
[0044]3)通过添加的测试信号选择电路，可根据引脚PINl所加负电压的大小选择待测信号，使得复用引脚PIN2可再复用。
[0045]4)无论哪种集成电路芯片，只要在测试内部个别功能信号时，有引脚处于无用状态，这种测试机制都可以用来检测内部功能的正确性，又可以大大降低测试成本，从而提高广品利润。
【专利附图】
【附图说明】
[0046]图1是本发明的芯片引脚复用电路的结构电路图；
[0047]图2是本发明一种【具体实施方式】的电路图。
【具体实施方式】
[0048]下面将结合附图对本发明作进一步说明。
[0049]本发明针对集成电路芯片可测性设计的需求，提供具备测试可选的引脚复用电路，不限于复用几个引脚，本实施例中，复用两个引脚。
[0050]请参阅图1，本发明的芯片引脚复用电路，连接芯片电路4和复用的第一、第二引脚PINl、PIN2,芯片电路4包括第一输入/输出电路41、第二输入/输出电路42和N个待测电路，NS I且为自然数。应用本发明，整个系统的工作分为正常工作模式和测试模式。[0051 ] 本发明的芯片引脚复用电路包括模式选择电路1、测试信号选择电路2和N+1选一开关电路，第二引脚PIN2通过N+1选一开关电路的N+1路开关一一连接第二输入/输出电路42和N个待测电路。本实施例中，N为2，因此，待测电路为第一待测电路43和第二待测电路44 ；N+1选一开关电路为三选一开关电路3，三选一开关电路3包括第一、第二、第三开关SW1、Sff2, SW3，其中:第一引脚PINl施加电压，并分别连接模式选择电路1、测试信号选择电路2和第一输入/输出电路41 ;模式选择电路I输出关断使能信号DISABLE，并分别连接第一输入/输出电路41、第二输入/输出电路42和第三开关SW3的使能端；测试信号选择电路2输出第一、第二逻辑信号T1、T2，分别连接第一、第二开关SW1、SW2的使能端；第二引脚ΡΙΝ2通过第一、第二、第三开关SW1、Sff2, SW3分别连接第一待测电路43、第二待测电路44和第二输入/输出电路42。第三开关SW3为常闭开关，接收高电平后断开；第一开关Sffl和所述第二开关SW2均为常开开关，接收高电平后闭合。
[0052]整个系统工作于正常工作模式时:第一引脚PINl输入/输出一非负电压,关断使能信号DISABLE=。,第一引脚PINl与第一输入/输出电路41相连,用于系统正常的输入/输出；此时，三选一开关电路3中第三开关SW3闭合,第二引脚PIN2与第二输入/输出电路42相连，用于系统正常的输入/输出；此时，测试信号选择电路2产生的逻辑信号Tl=O,T2=0，第一开关SWl断开，第二开关SW2断开。
[0053]为使整个系统工作于测试模式，在第一引脚PINl上加一负电压，该负电压小于测试模式阈值Vpinith，使得模式选择电路I产生的关断使能信号DISABLE为高电平，从而使得第一输入/输出电路41和第二输入/输出电路42停止工作，并对第三开关SW3的使能端使能，使得第三开关SW3断开，第二输入/输出电路42与第二引脚PIN2的连接断开，进入测试模式。测试模式阈值Vpinith为刚好使得系统从正常工作模式进入测试模式时第一引脚PINl所加负电压的大小；
[0054]当系统工作于测试模式时:第一引脚PINl施加负电压VPIN1A、VPIN1B(第一、第二测试选择电压VPIN1A、Vpinib),并输入到测试信号选择电路2，根据第一引脚PINl所加负电压的大小产生第一、第二逻辑信号T1、T2，控制第一开关SWl和第二开关SW2 ;当施加的为第一测试选择电压Vpinia时，Tl=I，Τ2=0时，第一开关SWl闭合，第二开关SW2断开，第一待测电路43与第二引脚ΡΙΝ2相连，用于输出第一待测电路43的输出信号TESTl ;当施加的为第二测试选择电压Vpinib时，Tl=O, T2=l时，第二开关SW2闭合，第一开关SWl断开，第二待测电路44与第二引脚ΡΙΝ2相连，用于输出第二待测电路44的输出信号TEST2 ;不存在Tl=l，T2=l的情况。
[0055]为更清楚地介绍本发明，将模式选择电路I和测试信号选择电路2具体化，即:提供本发明具体的实施方案。请参阅图2:
[0056]模式选择电路I包括第一 NMOS管MNl、提供镜像用电流11的第七PMOS管ΜΡ7、镜像所述电流Il并将镜像电流输出端与第一 NMOS管丽I漏极相连的第一 PMOS管ΜΡ1、镜像所述电流Il并将镜像电流输出端与第一 NMOS管丽I栅极相连的第二 PMOS管ΜΡ2、电阻Rl和三极管Ql，其中:
[0057]电阻Rl —端连接第一 NMOS管MNl的栅极，另一端连接三极管Ql的发射极；
[0058]三极管Ql的基极连接第一引脚PINl，集电极连接第一 NMOS管MNl的源极并接地；
[0059]第一 NMOS管丽I的漏极输出关断使能信号，即分别连接第一输入/输出电路41、第二输入/输出电路42和第三开关SW3的使能端。
[0060]测试信号选择电路2包括第二 NMOS管ΜΝ2、第三NMOS管ΜΝ3、第四NMOS管ΜΝ4、第五NMOS管ΜΝ5、第六NMOS管ΜΝ6、镜像第七PMOS管ΜΡ7所提供电流Il并将镜像电流输出端与第二 NMOS管ΜΝ2漏极相连的第三PMOS管MP3、镜像第七PMOS管ΜΡ7所提供电流Il并将镜像电流输出端与第四NMOS管ΜΝ4漏极相连的第四PMOS管MP4、第五PMOS管ΜΡ5、第六PMOS管ΜΡ6、非门121以及与门122，其中:
[0061 ] 为了方便，第三PMOS管MP3和第四PMOS管MP4才镜像第七PMOS管ΜΡ7所提供电流11，测试信号选择电路2可以自己设置提供镜像用电流的PMOS管；
[0062]第二 NMOS管丽2的栅极接地，源极连接第三NMOS管丽3的漏极和栅极；
[0063]第三NMOS管丽3的源极连接第一引脚PINl ；
[0064]第四NMOS管ΜΝ4的栅极接地，源极连接第一引脚PINl ；
[0065]第五NMOS管丽5的栅极接偏置电压VBIASl，导通，源极接地，漏极接第五PMOS管ΜΡ5的漏极；[0066]第六NMOS管MN6的栅极接偏置电压VBIASl，导通，源极接地，漏极接第六PMOS管MP6的漏极；
[0067]第五PMOS管MP5的栅极接第二 NMOS管丽2的漏极，源极接电源；
[0068]第六PMOS管MP6的栅极接第四NMOS管MN4的漏极，源极接电源；
[0069]非门121的输入端接第五NMOS管丽5的漏极；
[0070]与门122的一输入端接非门121的输出端，另一输入端接第六NMOS管MN6的漏极，输出端接第一开关(SWl)的使能端,输出第一逻辑信号Tl ；
[0071]第五NMOS管丽5的漏极还连接第二开关SW2的使能端，输出第一逻辑信号T2。
[0072]综上，第一 PMOS管MP1、第二 PMOS管MP2镜像第七PMOS管MP7的电流II，Il在电阻Rl上产生电压VK1，在三极管Ql的基极-发射极件产生电压Vebqi ;二者加上第一引脚PINl的电压Vpini，得到第一 NMOS管丽I的栅极电压\。即:
[0073]Va-Vpini +Vebqi +Ve1-Vpini +Vebqi+11*R1
[0074]当Va大于第一 NMOS管丽I的栅极-源极电压Vesmi时，第一 NMOS管丽I导通，使得关断使能信号DISABLE为低电平；当Va小于Veswi,第一 NMOS管丽I截止，使得关断使能信号DISABLE为高电平。通过合理的设置Il和Rl两个参数，使得在正常工作模式下，Va恒大于v<smi，关断使能信号DISABLE恒为低电平；为进入测试模式，第一引脚PINl施加小于测试模式阈值Vpinith的负电压，使得Va小于Veswi,使得关断使能信号DISABLE从低电平切换为高电平，从而进入测试模式。
[0075]第三PMOS管MP3、第四PMOS管MP4镜像第七PMOS管MP7的电流Il ;同时，认定第二 NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4各自导通时的栅极-源极电压均为Vgsth ;因此，测试模式阈值Vpinith的绝对值在零和Vesra之间，即:
[0076]_VGSTH〈VpmTH〈0
[0077]在测试模式下，第一引脚PINl施加负电压，当该负电压的绝对值在Vesra和2VesTH之间，第四NMOS管MN4导通，第二、第三NMOS管MN2、MN3截止，使得第六PMOS管MP6导通，第五PMOS管MP5截止，得到第六NMOS管MN6的漏极为高电平，第五NMOS管丽5的漏极为低电平，即T2=0，非门121和与门122的组合输出Tl=I，此时第一引脚PINl上所加负电压为第一测试选择电压Vpinia，即:
[0078]_2VGSTH〈VP皿A〈-VGSTH
[0079]当第一引脚PINl施加负电压的绝对值大于2VesTH，第二、第三、第四NMOS管丽2、MN3、MN4均导通，使得第五、第六PMOS管MP5、MP6导通，得到第五、第六NMOS管MN5、MN6的漏极均为高电平，即T2=l，非门121和与门122的组合输出Τ1=0，此时，该负电压为第二测试选择电压Vpinib,即:
[0080]Vpinib〈_2Vgsth
[0081]在本发明中，第一引脚PINl所加负电压的大小取决于所选工艺，及所加偏置电流II。
[0082]综上，本发明是一种针对集成电路芯片可测性设计的需求，设计的具备测试可选的引脚复用电路。通过在第一引脚PINl上加一负电压，可使系统从正常工作模式切换至测试模式。通过模式选择电路1，以使在测试模式下控制与复用引脚相连接的电路(第一输入/输出电路41、第二输入/输出电路42)不工作，并断开复用第二引脚PIN2与原电路的连接，使第二引脚PIN2用于输出测试信号；并且通过测试信号选择电路2，根据第一引脚PINl所加负电压的大小选择待测信号，使得第二引脚PIN2可再复用。无论哪种集成电路芯片，只要在测试内部个别功能信号时，有引脚处于无用状态，这种测试机制都可以用来检测内部功能的正确性，又可以大大降低测试成本。同时，在撤除第一引脚PINl上所加负电压后，系统又回到正常工作模式。
[0083]以上实施例仅供说明本发明之用，而非对本发明的限制，有关【技术领域】的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。
【权利要求】
1.一种芯片引脚复用电路，外接芯片电路(4)、第一引脚(PINl)以及最少一个第二引脚(PIN2);所述芯片电路(4)包括连接第一引脚(PINl)的第一输入/输出电路(41)，以及对应每一个第二引脚(ΡΙΝ2)的第二输入/输出电路(42)和N个待测电路，N > I且为自然数，其特征在于，所述引脚复用电路包括模式选择电路(I)、测试信号选择电路(2)和Ν+1选一开关电路， 针对一个第二引脚(ΡΙΝ2)， 该第二引脚(ΡΙΝ2)通过所述Ν+1选一开关电路的Ν+1路开关一一连接所述第二输入/输出电路(42 )和N个待测电路； 所述第一引脚(PINl)施加电压给所述模式选择电路(I)和测试信号选择电路(2 ); 所述模式选择电路(I)根据被施加电压输出关断使能信号，控制所述第一输入/输出电路(41)和第二输入/输出电路(42)工作的启停，以及控制所述Ν+1选一开关电路将所述第二引脚(ΡΙΝ2)与第二输入/输出电路(42)接通或截断； 所述测试信号选择电路(2)根据被施加电压输出N路逻辑信号，在同一时间控制所述N+1选一开关电路将所述第二引脚(ΡΙΝ2)与某个待测电路接通，与其他N-1个待测电路截断。
2.根据权利要求1所述的芯片引脚复用电路，其特征在于，所述N为2，待测电路为第一待测电路(43)和第二待测电路(44);所述Ν+1选一开关电路为三选一开关电路(3)，包括第一开关(SW1)、第二开关(SW2)和第三开关(SW3)，其中: 所述第三开关(SW3)连接所述第二引脚(ΡΙΝ2)与第二输入/输出电路(42)，其使能端接收所述模式选择电路(I)输出的关断使能信号； 所述第一开关(SWl)连接所述第二引脚(ΡΙΝ2)与第一待测电路(43)，其使能端接收所述测试信号选择电路(2)输出的第一逻辑信号； 所述第二开关(SW2)连接所述第二引脚(ΡΙΝ2)与第二待测电路(44)，其使能端接收所述测试信号选择电路(2)输出的第二逻辑信号。
3.根据权利要求2所述的芯片引脚复用电路，其特征在于，所述第三开关(SW3)为常闭开关，接收高电平后断开；所述第一开关(SWl)和所述第二开关(SW2)均为常开开关，接收高电平后闭合；所述第一输入/输出电路(41)和第二输入/输出电路(42)接收高电平后停止工作。
4.根据权利要求3所述的芯片引脚复用电路，其特征在于， 所述第一引脚(PINl)施加小于预设的测试模式阈值的负电压，所述模式选择电路(I)输出的关断使能信号变为高电平； 所述第一引脚(PINl)施加命为第一测试选择电压的负电压，所述测试信号选择电路(2)输出的第一逻辑信号变为高电平，第二逻辑信号变为低电平； 所述第一引脚(PINl)施加命为第二测试选择电压的负电压，所述测试信号选择电路(2)输出的第一逻辑信号变为低电平,第二逻辑信号变为高电平。
5.根据权利要求4所述的芯片引脚复用电路，其特征在于， 所述模式选择电路(I)包括第一 NMOS管(MNl )、提供镜像用电流的第七PMOS管(ΜΡ7)、镜像所述电流并将镜像电流输出端与所述第一 NMOS管(丽I)漏极相连的第一 PMOS管(MPl)、镜像所述电流并将镜像电流输出端与所述第一 NMOS管(丽I)栅极相连的第二 PMOS管(MP2)、电阻(Rl)和三极管(Q1)，其中: 所述电阻(Rl) 一端连接所述第一 NMOS管(丽I)的栅极，另一端连接所述三极管(Ql)的发射极； 所述三极管(Ql)的基极连接所述第一引脚(PIN1 )，集电极连接所述第一 NMOS管(MNl)的源极并接地； 所述第一 NMOS管(MNl)的漏极输出所述关断使能信号； 所述测试信号选择电路(2)包括第二 NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、镜像所述第七PMOS管(MP7)所提供电流并将镜像电流输出端与所述第二 NMOS管(丽2)漏极相连的第三PMOS管(MP3)、镜像所述第七PMOS管(MP7)所提供电流并将镜像电流输出端与所述第四NMOS管(MN4)漏极相连的第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、非门(121)以及与门(122)，其中:所述第二 NMOS管(MN2)的栅极接地，源极连接所述第三NMOS管(MN3)的漏极和栅极；所述第三NMOS管(MN3)的源极连接所述第一引脚(PINl)； 所述第四NMOS管(MN4)的栅极接地，源极连接所述第一引脚(PINl)； 所述第五NMOS管(丽5)的栅极接偏置电压，源极接地，漏极接所述第五PMOS管(MP5)的漏极； 所述第六NMOS管(MN6)的栅极接偏置电压，源极接地，漏极接所述第六PMOS管(MP6)的漏极； 所述第五PMOS管(MP5)的栅极接所述第二 NMOS管(丽2)的漏极，源极接电源； 所述第六PMOS管(MP6)的栅极接所述第四NMOS管(MN4)的漏极，源极接电源； 所述非门(121)的输入端接所述第五NMOS管(丽5)的漏极； 所述与门(122)的一输入端接所述非门(121)的输出端，另一输入端接所述第六NMOS管(MN6)的漏极，输出端接所述第一开关(SWl)的使能端； 所述第五NMOS管(MN5)的漏极还连接所述第二开关(SW2)的使能端。
6.根据权利要求5所述的芯片引脚复用电路，其特征在于，所述第二 NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)各自导通时的栅极-源极电压均为Vesra ； 所述测试模式阈值的绝对值在零和Vesra之间； 所述第一测试选择电压的绝对值在Vesra和2VesTH之间； 所述第二测试选择电压的绝对值大于2V.。
【文档编号】H03K19/0175GK103716034SQ201310750000
【公开日】2014年4月9日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】曾爱琴, 袁政 申请人:上海贝岭股份有限公司