二元相位比较器数字锁相环电路的制作方法
【专利摘要】本实用新型涉及一种二元相位比较器数字锁相环电路，包括输入端连接参考时钟的倍乘器，所述倍乘器的输出端并联有频率误差鉴别器和二元相位比较器，所述二元相位比较器的输出端上并联有积分项模块和比例项模块，积分项模块的输出端上串联有积分器，所述频率误差鉴别器和积分器的输出端均连接Σ-Δ调制器，该Σ-Δ调制器通过数模转换模块连接压控振荡器，所述压控振荡器的输出端上串联有小数分频除法器，小数分频除法器的输出端分别连接频率误差鉴别器和二元相位比较器。这种二元相位比较器数字锁相环电路基本不受电压温度影响，比较适合迁移到下一代工艺，不需要面积很大的电容来做环路滤波器等，并且还有助于实现低噪声的小数分频。
【专利说明】二元相位比较器数字锁相环电路
【技术领域】
[0001]本实用新型涉及一种锁相环电路，尤其涉及一种二元相位比较器数字锁相环电路。
【背景技术】
[0002]锁相环为频率较为稳定的一种方法，主要有VCO (压控振荡器)和PLL IC，压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较；为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VC0，直到相位差恢复，达到锁频的目的。该锁相环能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路，可广泛运用在射频前端，高速串行数字通信等领域。
[0003]传统环路依赖模拟设计，其中的鉴相器和环路滤波器等均是模拟电路。模拟电路受工艺、温度和电压影响，性能受到一定的限制。同时，比较占面积，如果是比较普通的运用，可占整个锁相环面积的2/3，如果是需要带宽比较低，噪声性能比较好或者需要一些参数如时钟抖动传递函数的峰值比较小等，则需要nF级别的电容，因此往往无法做到芯片内。
【发明内容】
[0004]本实用新型所要解决的技术问题是，提供一种不受电压和温度影响，且无需面积很大的电容来做环路滤波器的二元相位比较器数字锁相环电路。
[0005]为了解决上述技术问题，本实用新型是通过以下技术方案实现的:一种二元相位比较器数字锁相环电路，包括输入端连接参考时钟的倍乘器，所述倍乘器的输出端并联有频率误差鉴别器和二元相位比较器，所述二元相位比较器的输出端上并联有积分项模块和比例项模块，积分项模块的输出端上串联有积分器，所述频率误差鉴别器和积分器的输出端均连接Σ-Λ调制器，该Σ-Λ调制器通过数模转换模块连接压控振荡器，所述压控振荡器的输出端上串联有小数分频除法器，小数分频除法器的输入端上并联有连接倍乘系数的Σ-Δ调制器，且小数分频除法器的输出端分别连接频率误差鉴别器和二元相位比较器。
[0006]优选的，所述比例项模块的输出端连接Σ-Λ调制器。
[0007]优选的，所述比例项模块通过第二数模转换模块与压控振荡器连接。
[0008]优选的，所述频率误差鉴别器有两个计数器构成，分别连接参考时钟和除法器输出的反馈时钟。
[0009]优选的，所述参考时钟为倍乘后的参考时钟。
[0010]与现有技术相比，本实用新型的有益之处是:这种二元相位比较器数字锁相环电路基本不受电压温度影响，比较适合迁移到下一代工艺，不需要面积很大的电容来做环路滤波器等，并且还有助于实现低噪声的小数分频。
[0011]【专利附图】
【附图说明】:[0012]下面结合附图对本实用新型进一步说明。
[0013]图1是本二元相位比较器数字锁相环电路实施例一结构示意图；
[0014]图2是本二元相位比较器数字锁相环电路实施例二结构示意图。
[0015]图中:1、倍乘器；2、频率误差鉴别器；3、二元相位比较器；4、积分项模块；5、比例项模块；6、积分器；7、11、Σ-Δ调制器；8、数模转换模块；81、第一数模转换模块；9、压控振荡器；10、小数分频除法器。
[0016]【具体实施方式】:
[0017]下面结合附图及【具体实施方式】对本实用新型进行详细描述:
[0018]实施例一:
[0019]图1所示一种二元相位比较器数字锁相环电路，包括输入端连接参考时钟的倍乘器1，所述倍乘器I的输出端并联有频率误差鉴别器2和二元相位比较器3，所述频率误差鉴别器有两个计数器构成，分别连接参考时钟，或倍乘后的参考时钟和除法器输出的反馈时钟；所述二元相位比较器3的输出端上并联有积分项模块4和比例项模块5，积分项模块4的输出端上串联有积分器6，所述频率误差鉴别器2、比例项模块5和积分器6的输出端均连接Σ-Λ调制器7，该Σ-Λ调制器7通过数模转换模块8连接压控振荡器9，所述压控振荡器9的输出端上串联有小数分频除法器10，小数分频除法器10的输入端上并联有连接倍乘系数的Σ-Λ调制器11，且小数分频除法器10的输出端分别连接频率误差鉴别器2和二元相位比较器3。
[0020]实施例二:
[0021]图2所示一种二元相位比较器数字锁相环电路，包括输入端连接参考时钟的倍乘器1，所述倍乘器I的输出端并联有频率误差鉴别器2和二元相位比较器3，所述频率误差鉴别器有两个计数器构成，分别连接参考时钟，或倍乘后的参考时钟和除法器输出的反馈时钟；所述二元相位比较器3的输出端上并联有积分项模块4和比例项模块5，积分项模块4的输出端上串联有积分器6，所述频率误差鉴别器2和积分器6的输出端均连接Σ-Λ调制器7，该Σ-Λ调制器7通过数模转换模块8连接压控振荡器9，所述比例项模块5通过第二数模转换模块81与压控振荡器9连接，所述压控振荡器9的输出端上串联有小数分频除法器10，小数分频除法器10的输入端上并联有连接倍乘系数的Σ-Λ调制器11，且小数分频除法器10的输出端分别连接频率误差鉴别器2和二元相位比较器3。
[0022]具体地，当计数参考时钟1000个周期后，如果除法器反馈时钟计数在999-1001中间，则表示频率误差为IOOOppm ;根据设计和设计参数，可以转入锁相阶段。
[0023]锁相通过二元相位比较器3来鉴别参考时钟和反馈时钟的相位差别。如果参考时钟在反馈时钟之前，表明相位误差为正，结果为+1，表示压控振荡器9需要加速，来缩小反馈时钟和参考时钟的相位误差。同理，如果参考时钟在反馈时钟之后，表明相位误差为负，结果为-1，表示压控振荡器9需要加速，来缩小反馈时钟和参考时钟的相位误差。这个结果经过数字滤波器。数字滤波器一般采用二阶的比例和积分滤波器。数字滤波器通常选用的位数比较多，如19位。当压控振荡器9的控制端没有这么多位的数模转换时，可以通过一个Σ-Λ调制器7来实现高精度到低精度的转换。这个调制后的结果输入到一个精度比较低的模数转换模块8，如9位，从而实现压控振荡器9振荡频率的调制。如果是采用LC的压控振荡器，可以通过改变电容的个数实现。如果是环形振荡器，可以通过改变电源电压或者是电流来实现。
[0024]采用二元相位比较器3的好处是电路简单，但是需要另外的频率误差鉴别器2来缩小频率误差。同时，由于二元相位比较器3只能比较反馈时钟和参考时钟的相对位置，如反馈时钟在前，参考时钟在后，侧无法判断具体相位差了多少，因此，需要反馈时钟有一定的相位抖动来补充这个缺陷。一般需要一个小数分频除法器10，使得反馈时钟上有一定的时钟抖动。
[0025]这种二元相位比较器数字锁相环电路基本不受电压温度影响，比较适合迁移到下一代工艺，不需要面积很大的电容来做环路滤波器等，并且还有助于实现低噪声的小数分频。
[0026]需要强调的是:以上仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。
【权利要求】
1.一种二元相位比较器数字锁相环电路，其特征在于:包括输入端连接参考时钟的倍乘器(1)，所述倍乘器(I)的输出端并联有频率误差鉴别器(2)和二元相位比较器(3)，所述二元相位比较器(3)的输出端上并联有积分项模块(4)和比例项模块(5)，积分项模块(4)的输出端上串联有积分器(6)，所述频率误差鉴别器(2)和积分器(6)的输出端均连接Σ-Δ调制器(7)，该Σ-Λ调制器(7)通过数模转换模块(8)连接压控振荡器(9)，所述压控振荡器(9)的输出端上串联有小数分频除法器(10)，小数分频除法器(10)的输入端上并联有连接倍乘系数的Σ-Λ调制器(11)，且小数分频除法器(10)的输出端分别连接频率误差鉴别器(2)和二元相位比较器(3)。
2.根据权利要求1所述的二元相位比较器数字锁相环电路，其特征在于:所述比例项模块(5)的输出端连接Σ-Λ调制器(7)。
3.根据权利要求1所述的二元相位比较器数字锁相环电路，其特征在于:所述比例项模块(5 )通过第二数模转换模块(81)与压控振荡器(9 )连接。
4.根据权利要求1至3中任意一项所述的二元相位比较器数字锁相环电路，其特征在于:所述频率误差鉴别器有两个计数器构成，分别连接参考时钟和除法器输出的反馈时钟。
5.根据权利要求4所述的二元相位比较器数字锁相环电路，其特征在于:所述参考时钟为倍乘后的参考时钟。
【文档编号】H03L7/18GK203406853SQ201320545549
【公开日】2014年1月22日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】刘雄 申请人:苏州苏尔达信息科技有限公司