基于循环时间数字转换器的时域adc的制作方法
【专利摘要】本实用新型实施例提供了一种基于循环时间数字转换器的时域ADC电路，与传统时域ADC相比，提出的基于循环时间数字转换器的时域ADC采用电容-比较器型VTC来增加输入范围并保证模拟电压到时间转换的线性度。在时间量化部分，采用循环时间数字转换器通过重复使用转换级来降低器件间的不匹配，降低了电路的设计要求。上述电路和具体的实现方法，实现了对输入模拟电压信号的数字量化，满足了实际应用中的需要。
【专利说明】基于循环时间数字转换器的时域ADC
【技术领域】
[0001]本实用新型涉及微电子学的模拟集成电路设计领域，特别涉及一种基于循环时间数字转换器的时域ADC。
技术背景
[0002]时域数据转换在近年发展迅速。时域ADC是使用数字电路来处理模拟信号的有效解决方法。时域ADC有很多优点，例如，数字信号边沿传输的时域分辨率要优于模拟信号的电压分辨率。而且采用时域ADC，上升沿的时间差量变化可以替代传统电压和电流的变化，整个电路可以取代大尺寸高功耗的模拟电路。组成时域ADC的有两个重要器件，电压时间转换器(Voltage to Time Converter, VTC)和时间数字转换器(Time to DigitalConverter, TDC)。VTC用来将模拟输入信号转换为时间信号，而TDC将时间信号转换为数字量。
[0003]上述技术至少存在以下缺点和不足:
[0004]传统VTC的线性度和输入范围都不够理想，由于使用的线性输入范围很窄，通常几百毫伏的输入范围对应不到几百皮秒的时间量。另外，传统的延时线结构TDC由于工艺不确定性和延迟线折叠导致的延时不匹配使得时间到数字量化过程存在误差。这些缺点限制了后续信号处理并且使得时域ADC的性能受到限制。
【发明内容】
[0005]为克服现有技术的不足，本实用新型旨在进一步增加传统时域ADC的输入范围和线性度并降低延时匹配误差，为达到上述目的，本实用新型采用的技术方案是，基于循环时间数字转换器的时域ADC，由三部分电路模块构成，电路模块一为电压时间转换器VTC:两个采样开关Sh,两个放电开关Sd,两个采样电容CH或CL与Cref，两个电流源I和两个比较器Coml和Com2 ;第一个米样开关Sh的一端接模拟输入VH或VL，另一端接米样电容CH或CL的一端和第一个放电开关Sd的一端。采样电容CH或CL的另一端接地；第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Coml的负端；第一个电流源I的流出端接地；第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm ;第一个比较器Coml的输出端为高或低输出时间TH或TL ;第二个采样开关Sh的一端接模拟输入Vref，另一端接参考米样电容Cref的一端和第二个放电开关Sd的一端；参考米样电容Cref的另一端接地；第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端；第二个电流源I的流出端接地；第二个比较器的输出端Com2为输出参考时间TR ;第二个电路模块为循环时间数字转换器；第三个电路模块为读出电路；模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换；转换完成后的时间信号由电压时间转换器VTC进行数字量化，最后由读出电路完成数字码值的相加和输出。
[0006]读出电路结构为:RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD ;D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号；Reg—elk信号经反相器后形成rst复位信号；Reg—elk信号还作为REG寄存器的触发信号；RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号AOCl分别连接在半加器链的第一个和第二个单元的输入端；D0_D7连接REG寄存器的输入端。
[0007]时间放大器电路结构:三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源；时间信号的输入端Tinl和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN ;二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN ；电流源Ia的流出端与多路选择器的I端相连，电流源Ia流入端和高电平VDD相连；电流源Ib的流入端与多路选择器的O端相连，电流源Ib流出端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM;电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。
[0008]本实用新型具备下列技术效果:
[0009]本实用新型实施例提供了一种基于循环时间数字转换器的时域ADC电路，与传统时域ADC相比，提出的基于循环时间数字转换器的时域ADC采用电容-比较器型VTC来增加输入范围并保证模拟电压到时间转换的线性度。在时间量化部分，采用循环时间数字转换器通过重复使用转换级来降低器件间的不匹配，降低了电路的设计要求。上述电路和具体的实现方法，实现了对输入模拟电压信号的数字量化，满足了实际应用中的需要。
【专利附图】
【附图说明】
[0010]图1是本实用新型提供的基于循环数字转换器的时域ADC结构框图；
`[0011]图2是本实用新型提供的电压时间转换电路原理示意图；
[0012]图3是本实用新型提供的电压时间转换电路时序图；
[0013]图4是本实用新型提供的循环时间数字转换器电路原理示意图；
[0014]图5是本实用新型提供的DTC电路示意图；
[0015]图6是本实用新型提供的时间放大器电路原理示意图；
[0016]图7是本实用新型提供的时间放大器电路时序图；
[0017]图8是本实用新型提供的读出电路原理示意图。
[0018]附图中，各标号所代表的部件列表如下:
[0019]VTC:电压时间转换器； TDC:时间数字转换器；
[0020]Readout Circuits:读出电路；VH:高输入电压；
[0021]VL:低输入电压； Vref:输入参考电压；
[0022]Vcm:比较电压； 1:电流源； Sh:采样开关；
[0023]Sd:放电开关； CH (L):高/低输入电压采样电容；
[0024]Cref:输入参考电压采样电容；Coml:比较器I ;[0025]Com2:比较器2 ;TH (L):高/低输出时间；
[0026]TR:输出参考时间；VDD:高电平；
[0027]VSS:低电平；Tinl:输入时间信号I ;
[0028]Tin2:输入时间信号2 ； Toutl:输出时间信号I ;
[0029]Tout2:输出时间信号2 ；Resetl:TDC复位信号I ;
[0030]Reset2:TDC复位信号2 ； S:多路选择器控制端；
[0031 ]Ia:电流源a ;Ib:电流源b ；
[0032]Rst:电容复位开关；PD:相位检测器；Reg:寄存器；
[0033]MUX:多路选择器； DTC:数字时间转换器；
[0034]RSD—TOP:读出电路；Tref:延时单元；
[0035]Time Amp2X:时间乘2放大器；Read:转换读出信号；
[0036]COCl: 1.5bit 转换码值； 0utput〈7: O〉:码值输出端；
[0037]Finish—Rst:TDC转换结束信号；TDC—Rst:TDC全局复位信号；
[0038]RSD—elk:读出电路时钟信号； RSD—Rst:读出电路复位信号；
[0039]Reg—elk:寄存器时钟信号； rst:单次转换完成复位信号。
【具体实施方式】
[0040]为了增加传统时间放大器的输入范围，使输出在较大范围内保持线性并且降低延时匹配误差，本实用新型提供了基于循环时间数字转换器的时域ADC，主要包含三部分电路模块，详见下文描述:
[0041]电路模块一为电压时间转换器(VTC)，其电路结构参见图2，实现电路包括:两个米样开关Sh,两个放电开关Sd,两个米样电容CH(L)和Cref,两个电流源I和两个比较器Coml和Com2。第一个采样开关Sh的一端接模拟输入VH (L),另一端接采样电容CH(L)的一端和第一个放电开关Sd的一端。米样电容CH(L)的另一端接地。第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Coml的负端。第一个电流源I的流出端接地。第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm。第一个比较器Coml的输出端为高(低)输出时间TH(L)。第二个采样开关Sh的一端接模拟输入Vref,另一端接参考米样电容Cref的一端和第二个放电开关Sd的一端。参考米样电容Cref的另一端接地。第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端。第二个电流源I的流出端接地。第二个比较器的输出端Com2为输出参考时间TR。
[0042]第二个电路模块为循环时间数字转换器，其电路结构参见图4。实现电路框图包括:多路选择器、D触发器、延时单元、相位检测器、子DTC(数字到时间转换器)、读出电路、时间放大器、非门、与门等。Cyclic TDC采用对称结构，对称结构可以获得类似于Cyclic ADC的算法并消除匹配误差以获得良好的线性度。多路选择器选择初始时间信号和余差信号。PD相位检测器比较Inl和Inl经过延时单元后的相位差。比较的结果作为DTC输入进行进一步转换。
[0043]DTC 的原理电路图参见图 5。Tinl (Tin2)与 Tinl+0.5TR(Tin2+0.5TR)分别和多路选择器的输入端相连。CH (CL)控制多路选择器的选择端。CH和CL经过非门、与门运算后输出转换码值C0、C1。多路选择器的输出端经过延时单元与逻辑单元后产生复位信号Resetl (Reset2)。多路选择器的输出端作于时间余量输出端与时间乘2放大器的输入端相连。
[0044]时间放大器电路结构参见图6，实现电路包括:三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源。时间信号的输入端Tinl和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连。二输入与非门的输出端连接两个D触发器的复位端RN。二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN。电流源Ia的流出端与多路选择器的I端相连，电流源Ia流入端和高电平VDD相连。电流源Ib的流入端与多路选择器的O端相连，电流源Ib流出端和低电平VSS相连。多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM。电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。
[0045]第三个电路模块为读出电路，其原理图参见图8。RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD。D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号。Reg—elk信号经反相器后形成rst复位信号。Reg—elk信号还作为REG寄存器的触发信号。RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号。COCl分别连接在半加器链的第一个和第二个单元的输入端。D0-D7连接REG寄存器的输入端。
[0046]三个电路模块组成的整体架构其工作原理参见图1。模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换。转换完成后的时间信号由cyclic TDC进行数字量化，最后由读出电路完成数字码值的相加和输出。
[0047]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。
`[0048]首先对VTC电路模块进行说明，如图1所示，详见下文描述:
[0049]在初始阶段，图2所示VTC的采样开关Sh闭合，放电开关Sd断开。采样电容CH(L)和Cref在采样电压VH (或VL)和Vref下充电，当采样电压为高于Vref的VH时，采样电容被充电为VH，当采样电压为低于Vref的VL时，采样电容被充电为VL。在t0时刻，两个采样开关Sb断开，两个放电开关Sd同时闭合。这时采样电容CH (L)和Cref上的电压开始以时间为函数线性减小。当采样电容CH (L)和Cref上的电压低于比较器Coml和Com2的阈值电压时，两个比较器的输出发生翻转。假设电流源I是相同的，那么TR和TH(或TL)之间的时间差就和输入电压差VH (或VL)和Vref线性相关。
[0050]当输入电压为VL时，其电压值低于VrefJU Vref和VL的放电时间差为:
[0051]AT1 =j(Vref -VL)
[0052]同理，当输入电压为VH时，其电压值高于Vref，则VH和Vref的放电时间差为:
[0053]AT2 = 二 (VH -Vni)
I
[0054]接下来对cyclic TDC电路模块进行说明。由VTC转换的时间量接下来进入图四所示的循环TDC进行时间量的数字量化。参见图四，当多路选择器MUX被电路复位信号TDC—Rst复位之后，Tinl和Tin2将分别初始化Inl和In2。Tref是延时单元，将决定cyclic TDC的量化范围。由传输特性可知，Tref为0.25TR。整个循环TDC的转换范围为土TR。相位检测器ro将会检测信号变化的差值。H)检测Inl+Tref和In2 (或者In2+Tref和Inl)的上升沿并决定DTC的输出。DTC电路参见图五，当CH和CL都是高电平时，Tl和T2通过多路选择器，其差值ΔΤ=Τ1-Τ2会进入TDA进行乘2放大；当CH和CL不相同时，多路选择器会选择输出ΔΤ+0.5TR (或ΔΤ-0.5TR), TDA对其值进行放大得到2 △ T+TR (或2AT-TR)。DTC在完成时间差量的选择后产生复位信号Rstl和Rst2。DTC完成时间余量的输出。TDA对时间余量放大后将新的时间差返回多路选择器MUX的输入端，进行新一轮的时间量化。转换过程一直持续到Finish—Rst信号产生。所有的时序信号都是由初始的Tinl和Tin2时间量产生。
[0055]Cyclic TDC电路中的时间乘2电路可以增大Cyclic TDC的量化范围。图六显示了提出的TDA电路结构。在t0时刻，复位开关SRst断开，完成采样电容C的复位，电容电压为VCM。在tl时刻，S为高电平，多路选择器将电流源Ia和电容C相连，电容C开始以电流固定Ia开始充电，充电过程持续到12时刻，S变为低电平，此时得到电容C上的电压VS，由此得到:
[0056]
【权利要求】
1.一种基于循环时间数字转换器的时域ADC，其特征是，由三部分电路模块构成，电路模块一为电压时间转换器VTC:两个米样开关Sh，两个放电开关Sd，两个米样电容CH或CL与Cref,两个电流源I和两个比较器Coml和Com2 ;第一个采样开关Sh的一端接模拟输入VH或VL，另一端接米样电容CH或CL的一端和第一个放电开关Sd的一端。米样电容CH或CL的另一端接地；第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Coml的负端；第一个电流源I的流出端接地；第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm ;第一个比较器Coml的输出端为高或低输出时间TH或TL ;第二个米样开关Sh的一端接模拟输入Vref，另一端接参考米样电容Cref的一端和第二个放电开关Sd的一端；参考采样电容Cref的另一端接地；第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端；第二个电流源I的流出端接地；第二个比较器的输出端Com2为输出参考时间TR ;第二个电路模块为循环时间数字转换器；第三个电路模块为读出电路；模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换；转换完成后的时间信号由电压时间转换器VTC进行数字量化，最后由读出电路完成数字码值的相加和输出。
2.如权利要求1所述的基于循环时间数字转换器的时域ADC，其特征是，读出电路结构为:RSD—elk连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD ；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg—elk信号；Reg—elk信号经反相器后形成rst复位信号；Reg—elk信号还作为REG寄存器的触发信号；RSD—Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0_D7连接REG寄存器的输入端。
3.如权利要求1所述的基于循环时间数字转换器的时域ADC，其特征是，时间放大器电路结构:三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源；时间信号的输入端Tinl和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN ;二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN ；电流源Ia的流出端与多路选择器的I端相连，电流源Ia流入端和高电平VDD相连；电流源Ib的流入端与多路选择器的O端相连，电流源Ib流出端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM ;电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。
【文档编号】H03M1/12GK203608184SQ201320653279
【公开日】2014年5月21日 申请日期:2013年10月22日 优先权日:2013年10月22日
【发明者】徐江涛, 朱昆昆, 高静, 史再峰, 姚素英 申请人:天津大学