具有部分电阻器网络重构的电阻器-2电阻器(r-2r)数模转换器的制造方法

具有部分电阻器网络重构的电阻器-2电阻器(r-2r)数模转换器的制造方法
【专利摘要】一种具有部分电阻器网络重构的电阻器-2电阻器(R-2R)数模转换器(10)。电路包括多个电阻器堆叠(2R0-2R6)。电路还包括使多个电阻器堆叠(2R-2R6)各自分离的多个分离电阻器(1R0-1R5)。电路进一步包括连接到多个电阻器堆叠(2R)的第一电阻器堆叠(2R0)的第一选择电路(SCI)和连接在多个分离电阻器之间的多个选择电路。电路还包括连接到第一电阻器堆叠(2R0)的漏端的端接电阻器堆叠(2RT)。
【专利说明】具有部分电阻器网络重构的电阻器-2电阻器（R-2R)数模 转换器

【技术领域】
[0001] 本发明涉及半导体结构，并且更具体地涉及具有部分电阻器网络重构的电阻器-2 电阻器（R-2R)数模转换器和使用方法。

【背景技术】
[0002] 为了实现诸如显示监控器和音频输出之类的人机界面，计算机系统采用数模 (DAC)电路，其将数字矢量或地址转换为模拟电压或电流。另外，DAC电路被用在集成电路 (1C)内的过多的应用中，以控制、调节、校准或测试更大更复杂的系统。
[0003] 模拟被用于建立在DAC输出处的最小电压Vmin和最大电压Vmax，分别如由等式（1) 和⑵定义的那样：
[0004] vmin =具有最小化数字地址输入的DAC输出等式（1);以及
[0005] V_ =具有最大化数字地址输入的DAC输出等式（2)。
[0006] 这些电压用于计算在每个数字地址值处的如由等式（3)至（5)定义的 预期DAC输出电压V0UTEXPECT，以及在相差一位的两个数字地址之间的输出电压值中的预期 改变。
[0007] V0UTexpect = (LSB*BIN2DEC(数字地址））+V-等式（3);
[0008] LSB= (Vmax-Vmin)/MAXSTEPS等式（4);以及
[0009] MAXSTEPS= (2N-1)，其中N=数字地址矢量的宽度等式（5)。
[0010] 一旦取得了用于这些计算的数据，数字地址以一个位增量从其最小值步进到其最 大值，同时在每个步长处测量输出电压。理想的DAC输出是阶梯状，其中每个平台或梯面表 示数字地址输入的电压等效物，并且电压输出随着数字地址输入从其最低值递增到其最高 值而上升。
[0011] 这些计算还用于确定对DAC电路质量的三个量度：（i)积分非线性（INL)，如由等 式（6)定义的那样；（ii)微分非线性（DNL)，如由等式（7)定义的那样；以及（iii)电路的 单调性。说明性地，INL= (VOUI^^d-VOUT^J/LSB等式（6);以及DNL= (VOUT-u-o^ DRESS)-VOUTmeasuredMddreh))/LSB等式（7)。
[0012] INL是对在每个地址步长下（即在数字地址增加一位时）在DAC输出处的电压测 量结果与预测值匹配得多么紧密的测量。DNL是对在每个地址步长下所测量的两个连续地 址之间的电压步长与针对被测量DAC计算的理想LSB步长值匹配得多么紧密的测量。期望 INL和DNL值在+/-1. 0LSB之间。在DAC输出电压的改变方向与数字地址的改变方向相同 时，即在数字地址增加，DAC输出电压增加时，并且反之亦然，DAC是单调的。
[0013] 示例DAC电路包括阶梯DAC和R-2RDAC。阶梯（ladder)DAC包括置于上参考电压 供应与接地（或替代地，下参考电压供应）之间的一系列电阻器，例如电阻器阶梯。电阻器 阶梯吸收电压供应与接地之间的电流，并充当多抽头分压器。在每个电阻器连接点处的选 择开关基于数字地址将阶梯节点选择性地连接到DAC的输出节点。在实施方式中，阶梯DAC 需要至少2N个电阻器和2N个选择元件，其中N是数字地址中的位的数目。虽然阶梯DAC提 供良好的INL、DNL和单调性能，但是物理实现变大，并且电压供应、接地和DAC输出之间的 有效阻抗随着位数增加而增加，从而限制瞬态性能。
[0014] R-2RDAC包括由分离电阻器分离的多个电阻器堆叠。数字地址的每个位确定是否 该数字地址位独有的电阻器堆叠的源端端子是由电压供应或者接地（或替代地，下参考电 压供应）驱动的。与最高有效位（MSB)关联的电阻器堆叠的漏端连接到DAC输出。此外， R-2RDAC包括设置在接地和与最低有效位关联的电阻器堆叠的漏端之间的电阻器堆叠。
[0015] 在使用电阻器和选择元件方面，R-2RDAC是高效的。更具体地，所需要的电阻器 的数目由（3*N) +1确定，并且选择元件的数目由2*N确定，其中N是数字地址位的数目。从 而，在硅面积以及电压供应、接地和DAC输出之间的阻抗方面，R-2RDAC与阶梯DAC相比是 有利的，从而导致更快的瞬态响应。
[0016] 在R-2RDAC中，最坏情况下的INL和DNL值在半地址切换处发生，例如，在7位 DAC中，半地址切换在数字地址从0111111切换到1000000时发生。这是因为在电阻器堆叠 (例如与MSB关联的电阻器堆叠）的实际电阻值与电阻器堆叠的理想值之间的因器件失配 导致的误差。结果，在半地址切换处，误差将DAC的电压转向相反方向。从而，在半地址切 换处，DAC输出步长可能小于LSB的预期值，并且在一些情况下，可能减小，而不是如预期的 增加。从而，在半地址切换处，DAC于是变为非单调的。
[0017] 虽然具有较大电阻器的R-2RDAC提供期望的INL和DNL性能，电阻器的面积远远 超过实现选择器件（例如针对R-2RDAC的解码逻辑的晶体管）所需要的面积。因此，在更 大的模拟结构中的集成/使用方面，大的电阻器尺寸是不利的。然而，具有较小电阻器面积 的R-2RDAC产生不期望的DNL值。进一步，类似于具有较大电阻器的R-2RDAC，最坏情况 下的INL和DNL性能在半地址切换处发生。更具体地，在半地址切换处，R-2RDAC于是变 为非单调的。
[0018] 据此，在本领域中存在克服上文中描述的缺陷和限制的需要。


【发明内容】

[0019] 在本发明的一个方面中，电路包括多个电阻器堆叠。电路还包括使多个电阻器堆 叠中各自分离的多个分离电阻器。电路进一步包括连接到多个电阻器堆叠的第一电阻器堆 叠的第一选择电路和连接到多个分离电阻器之间的多个选择电路。电路还包括连接到第一 电阻器堆叠的漏端的端接电阻器堆叠。
[0020] 在本发明的一个方面中，电路包括多个电阻器堆叠。电路还包括使所述数目的电 阻器堆叠分离的多个分离电阻器。电路进一步包括连接到多个电阻器堆叠的第一电阻器堆 叠的选择电路，选择电路包括缓冲器和或门，并且多个选择电路连接到多个电阻器堆叠的 相应剩余一个，多个选择电路包括三态缓冲器。电路还包括连接到第一电阻器堆叠的漏端 的端接电阻器堆叠。
[0021] 在本发明的一个方面中，方法包括提供半地址值（HA)到多个电阻器堆叠。方法还 包括基于半地址值确定多个电阻器堆叠的源连接。
[0022] 在本发明的另一方面中，提供了有形地体现在机器可读存储介质中的设计结构， 以用于设计、制造或者测试集成电路。设计结构包括本发明的结构。在进一步的一些实施 例中，编码在机器可读数据存储介质上的硬件描述语言（HDL)设计结构包括如下元件：在 计算机辅助设计系统中被处理时，生成具有部分电阻器网络重构的R-2R数模转换器的机 器可执行表示，其包括本发明的结构。在更进一步的实施例中，在计算机辅助设计系统中提 供了一种方法，用于生成具有部分电阻器网络重构的R-2R数模转换器的功能设计模型。方 法包括生成具有部分电阻器网络重构的R-2R数模转换器的结构元件的功能表示。

【专利附图】

【附图说明】
[0023] 本发明被进一步描述在随后的【具体实施方式】中，参照通过本发明的示例性实施例 的非限制性示例的方式指出的多个附图，其中贯穿附图的若干视图，同样的附图标记表示 相似的部分，并且其中：
[0024] 图1示出了依照本发明的一些方面的、具有部分电阻器网络重构的R-2R数模转换 器（DAC);
[0025] 图2示出了依照本发明的一些方面的、在半地址是0时的具有部分电阻器网络重 构的R-2RDAC;
[0026] 图3示出了依照本发明的一些方面的、在半地址是1时的具有部分电阻器网络重 构的R-2RDAC;
[0027] 图4示出了依照本发明的一些方面的、具有部分电阻器网络重构的备选R-2R DAC；
[0028] 图5是在半导体设计、制造和/或测试中使用的设计过程的流程图。

【具体实施方式】
[0029] 本发明涉及半导体结构，并且更具体地涉及具有部分电阻器网络重构的R-2R数 模转换器（DAC)和使用方法。在一些实施例中，具有部分电阻器网络重构的DAC包括由分 离电阻器分离的多个电阻器堆叠。另外，具有部分电阻器网络重构的DAC包括连接到公共 节点的端接电阻器堆叠，该公共节点在多个电阻器堆叠的第一电阻器堆叠的漏端与多个分 离电阻器的第一分离电阻器的漏端之间。通过选择门，端接电阻器堆叠连接到接地（或替 代地，下参考电压供应）。在一些实施例中，具有部分电阻器网络重构的DAC还包括连接到 公共节点的输出，该公共节点在多个电阻器堆叠的最后电阻器堆叠的漏端与多个分离电阻 器的最后分离电阻器之间。
[0030] 进一步地，在一些实施例中，具有部分电阻器网络重构的DAC包括连接到多个电 阻器堆叠中的每个电阻器堆叠的相应选择电路。在一些实施例中，针对多个电阻器堆叠的 第一电阻器堆叠的选择电路包括或门和缓冲器，并且针对所有其它电阻器堆叠的选择电路 包括三态缓冲器。
[0031] 根据本发明的一些方面，本发明有利地解决了在半地址处的INL问题，例如，在半 地址处使INL值降低到期望水平。更具体地，本发明认识到，最坏情况下的INL值发生在电 压为0. 5*(VREF1-VREF2)(例如，半地址）处。根据本发明的一些方面，具有部分电阻器网 络重构的R-2RDAC在半地址处有利地生成电压，这使INL降低到期望水平。
[0032] 图1示出了具有部分电阻器网络重构的R-2RDAC。更具体地，具有部分电阻器网 络重构的R-2RDAC10包括多个电阻器堆叠至2R6，它们各自将数字地址的位转换成模 拟信号。在一些实施例中，电阻器堆叠至2R6包括串联的各自具有电阻R的两个电阻 器。电阻器堆叠至2R6选择性地耦合到相应的电压供应VREF1和接地VREF2。
[0033] 在一些实施例中，电阻器堆叠至2R6由电阻器至1R5分离。更具体地，分 离电阻器分离电阻器堆叠的漏端与电阻器堆叠的漏端，分离电阻器分离电 阻器堆叠的漏端与电阻器堆叠2R2的漏端等。虽然图1的具有部分电阻器网络重构的 DAC10被示出具有七个电阻器堆叠，但是本领域普通技术人员应当理解，本发明根据数字地 址的长度可以被实现具有任意数目的电阻器堆叠。
[0034] 在一些实施例中，输出DAC0UT被连接到电阻器堆叠2R6的漏端与分离电阻器IR5 的漏端之间的公共节点。另外，在一些实施例中，具有部分电阻器网络重构的R-2RDAC10 包括端接电阻器堆叠2RT，其连接到在电阻器堆叠的漏端与分离电阻器的漏端之间 的公共节点。在一些实施例中，端接电阻器堆叠2RT包括具有电阻R的两个电阻器。通过 选择门STERM，端接电阻器堆叠2RT耦合到接地VREF2 (或替代地，下参考电压供应）。在一 些实施例中，选择门STERM被配置为导通，并且用于平衡具有部分电阻器网络重构的R-2R DAC10中的其它选择器件的阻抗贡献。
[0035] 在一些实施例中，具有部分电阻器网络重构的R-2RDAC10进一步包括耦合到相 应电阻器堆叠至2R6的选择电路。更具体地，在一些实施例中，耦合到电阻器堆叠的 选择电路SQ包括缓冲器B0和或门0R0。在一些实施例中，数字地址的最低有效位被提供 作为缓冲器B0的输入，并且半地址信号HA和缓冲器B0的输出作为输入被提供到或门0R0。 在一些实施例中，在最高有效位是1且所有其它位是0时半地址信号HA发生。例如，在数 字地址包括七个位时，半地址HA在数字地址1000000处发生。
[0036] 在一些实施例中，在HA= 0时，最低有效位控制电阻器堆叠的源端，并且在HA =1时，电阻器堆叠源自电压供应VREF1。更具体地，每当确立半地址信号HA(例如HA =1)时，选择电路SQ将电阻器堆叠2R〇的源端驱动到电压供应VREF1 ;然而，每当不能确 立半地址HA(例如HA= 0)时，选择电路SQ基于最低有效位的值为电阻器堆叠选择源 端。
[0037] 表1示出了基于半地址HA和最低有效位的针对电阻器堆叠2心的源端的真值表。 例如，在HA= 0且最低有效位是0时，电阻器堆叠连接到接地VREF2 ;然而，在HA= 0 且最低有效位是1时，电阻器堆叠连接到电压供应VREF1。相反，在HA= 1时，电阻器 堆叠源自电压供应VREF1。
[0038] 表 1

【权利要求】
1. 一种电路，包括： 多个电阻器堆叠； 使所述多个电阻器堆叠各自分离的多个分离电阻器； 连接到所述多个电阻器堆叠的第一电阻器堆叠的第一选择电路； 连接在所述多个分离电阻器之间的多个选择电路；以及 连接到所述第一电阻器堆叠的漏端的端接电阻器堆叠。
2. 根据权利要求1所述的电路，其中所述第一选择电路包括缓冲器和或门。
3. 根据权利要求2所述的电路，其中： 所述缓冲器的输入被连接到最低有效位；以及 所述或门的第一输入被连接到所述缓冲器的输出并且所述或门的第二输入被连接到 半地址值（HA)。
4. 根据权利要求3所述的电路，其中在HA = O时，所述第一电阻器堆叠的源端由所述 最低有效位驱动。
5. 根据权利要求3所述的电路，其中在HA = 1时，所述第一电阻器堆叠的源端被连接 到电压供应。
6. 根据权利要求1所述的电路，其中所述多个选择电路包括三态缓冲器。
7. 根据权利要求6所述的电路，其中所述多个选择电路基于半地址值（HA)被选择性地 耦合到所述多个电阻器堆叠的相应剩余一个。
8. 根据权利要求7所述的电路，其中在HA = O时： 所述多个选择电路被连接到所述多个电阻器堆叠的所述相应剩余一个；以及 剩余的所述多个电阻器堆叠的各自的源端由相应数字地址位的值驱动。
9. 根据权利要求7所述的电路，其中在HA=I时： 所述多个选择电路与剩余的所述多个电阻器堆叠断开；以及 剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。
10. 根据权利要求1所述的电路，进一步包括连接到所述第一电阻器堆叠的所述漏端 的开关，其基于半值（HA)将所述第一电阻器堆叠直接连接到输出，其中： 在HA = 0时，所述开关打开；以及 在HA = 1时，所述开关关闭并且所述第一电阻器堆叠被直接连接到所述输出。
11. 一种电路，包括： 多个电阻器堆叠； 使所述多个电阻器堆叠各自分离的多个分离电阻器； 连接到所述多个电阻器堆叠的第一电阻器堆叠的选择电路，所述选择电路包括缓冲器 和或门； 连接到所述多个电阻器堆叠的相应剩余一个的多个选择电路，所述多个选择电路包括 三态缓冲器；以及 连接到所述第一电阻器堆叠的漏端的端接电阻器堆叠。
12. 根据权利要求11所述的电路，其中： 所述缓冲器的输入被连接到最低有效位；以及 所述或门的第一输入被连接到所述缓冲器的输出并且所述或门的第二输入被连接到 半地址值（HA)。
13. 根据权利要求12所述的电路，其中所述多个选择电路基于HA被选择性地耦合到所 述多个电阻器堆叠的所述相应剩余一个。
14. 根据权利要求13所述的电路，其中在HA = O时： 所述第一电阻器堆叠的源端由所述最低有效位确定； 所述多个选择电路被连接到所述多个电阻器堆叠的所述相应剩余一个；以及 剩余的所述多个电阻器堆叠各自的源端由相应数字地址位的值驱动。
15. 根据权利要求13所述的电路，其中在HA = 1时： 所述第一电阻器堆叠的源端被连接到电压供应；以及 剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。
16. 根据权利要求11所述的电路，进一步包括连接到所述第一电阻器堆叠的所述漏端 的开关，其基于半值（HA)将所述第一电阻器堆叠直接连接到输出，其中： 在HA = O时，所述开关打开；以及 在HA = 1时，所述开关关闭并且所述第一电阻器堆叠被直接连接到所述输出。
17. -种方法，包括： 将半地址值（HA)提供到多个电阻器堆叠；以及 基于所述半地址值，确定所述多个电阻器堆叠的源端连接。
18. 根据权利要求17所述的方法，其中在HA = 1时： 所述多个电阻器堆叠的第一电阻器堆叠被连接到电压供应；以及 剩余的所述多个电阻器堆叠各自具有高阻抗源端连接。
19. 根据权利要求18所述的方法，进一步包括： 在HA = 1时关闭开关；以及 将所述第一电阻器堆叠直接连接到输出。
20. 根据权利要求17所述的方法，其中在HA = O时，所述多个电阻器堆叠的所述源端 连接由提供到所述多个电阻器堆叠的相应数字地址位的值驱动。
【文档编号】H03M1/38GK104321969SQ201380026162
【公开日】2015年1月28日 申请日期:2013年5月15日 优先权日:2012年6月19日
【发明者】J·A·亚丹扎 申请人:国际商业机器公司