Cmos射频开关的制作方法
【专利摘要】本发明提供一种CMOS射频开关，使用普通CMOS工艺中的三阱(Triple-Well)结构NMOS晶体管作为射频开关晶体管，并通过大阻值电阻为三阱晶体管中的寄生二极管提供直流偏置及射频悬浮(floating)，使得无论在晶体管处于导通状态还是截止状态，晶体管的工作状态及寄生二极管的工作状态都保持稳定且不影响射频开关晶体管的射频性能，具有稳定的隔离度及线性度指标，且相对于基于SOI工艺的射频开关成本大为降低，并同时保持与基于SOI工艺的射频开关相当的高性能水平。
【专利说明】CMOS射频开关
【技术领域】
[0001]本发明涉及一种射频系统前端的开关，具体涉及一种采用CMOS工艺的射频开关，属于射频前端【技术领域】。
【背景技术】
[0002]在现代无线通信系统中，射频前端是实现射频信号无线传输的关键部件。射频开关则是射频前端的重要组成部分，用于切换射频信号通路。射频开关的主要性能指标包括插入损耗、隔离度、谐波指标及线性度等。由于射频开关通常应用于天线端的收发信号切换，所以射频开关通常需要工作于大功率应用场景；也因此，可选择的用于射频开关的半导体工艺就比较稀少。传统的射频开关，主要采用GaAs pHEMT工艺来制造，充分利用pHEMT器件击穿电压高、电子迁移率高及截止频率高的特性，以保证射频开关的性能。近年来，随着半导体工艺技术的进步，基于CMOS SOI工艺的射频开关得到了越来越多的应用，并逐渐成为了主流技术。SOI工艺中的CMOS器件制作于绝缘衬底之上，所以器件与衬底之间几乎没有任何寄生的有源器件效应，并且衬底的射频损耗也非常低。
[0003]如图1 (a)所示为一个典型的基于CMOS SOI工艺的射频开关支路。三个SOI NMOS器件D1、D2、D3组成了叠层结构:D1的栅极连接到开关控制信号呍，Dl的漏极连接到射频输入端口 Κ/η, Ol的源极连接到D2的漏极，D2的栅极连接到开关控制信号呍，D2的源极连接到D3的漏极，D3的栅极连接到开关控制信号呍，D3的源极连接到射频输出端口 Vout。当开关控制信号Vg.电平为高电平时，D1、D2、D3导通，射频信号可以从射频输入端口 Vin和射频输出端口 Vout之间通过，D1、D2、D3组成的叠层结构等效为带来插入损耗的导通电阻；当开关控制信号Vg.电平为低电平时，D1、D2、D3截止，射频信号不能从射频输入端口 Vin和射频输出端口 Vout之间通过，D1、D2、D3组成的叠层结构等效为阻值极大的断路电阻，同时由于寄生电容的存在，在Vin和Vout之间存在微弱的射频泄露。之所以要采用叠层结构，是由于在开关支路处于截止状态时，其某一射频端口上可能存在高功率射频信号(如射频天线开关的天线端)，需要利用叠层结构平分每一个器件漏极和源级之间的电压摆幅，保证每个器件都是截止的，从而保证所有器件都工作于安全区域且该开关支路保持较高的隔离度性能。如图1(b)所示，为当所述射频开关支路某一射频端口 (Vin或Voui)存在高功率射频信号，且该射频开关支路处于截止状态时，叠层结构中每一器件Dl、D2、D3各自漏极及源级上的电压摆幅分布。可以看到，每一器件的漏极、源级电压差都一样，保证了器件不被击穿且每一器件都保持为截止状态。需要说明的是，这里为方便说明计，叠层结构为3器件叠层；在实际应用中，要根据射频开关工作时所需要承受的功率大小来灵活设计叠层结构中器件叠层的数目。
[0004]CMOS SOI工艺之所以可以利用叠层结构来形成射频开关，是由于其特殊的半导体材料结构。SOI中存在的埋氧层(Buried Oxide)及绝缘衬底将有源器件与P型衬底材料隔离开来，使得有源器件相互之间是独立隔离的，并且与衬底之间也不存在寄生的二极管。从而，SOI中MOS晶体管器件可以设计叠层结构，使得每个晶体管都平分射频功率摆幅，各自处于安全工作区域。
[0005]当前，随着CMOS工艺日新月异的不断进步，集成电路的集成度变得越来越高，在同一集成电路芯片中集成的功能也越来越多。大规模数字电路及模拟电路，以及小信号的射频电路，都已经可以实现CMOS工艺上的单片集成；然而，大信号的射频电路，尤其是射频功率放大器及射频开关，仍然无法在CMOS工艺上实现高性能集成；同时，若采用SOI工艺统一制造所有数字电路、模拟电路、小信号射频电路及大信号射频电路，将使得集成电路成本非常高昂；上述问题阻碍了集成电路集成度的进一步提升。如图1(c)所示，为普通CMOS工艺的NMOS器件剖面图。从图中可以看到，由于NMOS器件的漏极和源级为N型掺杂，与P型掺杂的衬底(B极)之间存在寄生PN结二极管。所以，当采用普通CMOS工艺设计射频开关及射频功率放大器等大信号电路时，有源器件在导通状态时，寄生二极管在大信号射频信号作用下会发生寄生导通及截止，产生谐波分量恶化电路的线性度；有源器件在截止状态时，寄生二极管的存在使得每个器件在大信号射频信号作用下仍然可能发生导通，从而恶化隔离度及线性度指标。
[0006]综上所述，迫切需要一种基于普通CMOS工艺的射频开关设计方法，使得可以利用器件叠层结构来形成射频开关，且具有与基于SOI工艺的射频开关相当的高性能。
【发明内容】
[0007]本发明的目的是为消除寄生二极管对于射频开关晶体管射频性能的影响，利用CMOS器件叠层结构来形成射频开关支路，并同时保持与基于SOI工艺的射频开关相当的高性能水平。
[0008]为实现上述发明目的，本发明采用以下技术方案:
提供一种CMOS射频开关，包括至少一个三阱结构NMOS晶体管，该三阱结构NMOS晶体管具有栅极G、源级S、漏极D、体极B、N型深阱极NW、P型衬底极Sub六个电极，其中体极B连接到该三阱结构NMOS晶体管器件的P型体，P型体为一个阱结构，将该三阱结构NMOS晶体管的有源部分包围在其中#型深阱极NW连接到该三阱结构NMOS晶体管的N型阱，N型阱为一个N型掺杂的深阱结构，将该三阱结构NMOS晶体管的P型体包围在其中；P型衬底极Sub连接到该三阱结构NMOS晶体管的P型掺杂衬底，P型掺杂衬底将该三阱结构NMOS晶体管的N型阱包围在其中；该三阱结构NMOS晶体管的栅极G通过电阻一连接到开关控制信号；漏极D连接到射频端口一 ；源级S连接到射频端口二 ；漏极D和源级S还通过电阻二连接在一起；体极B通过电阻三连接到偏置信号一 #型深阱极NW通过电阻四连接到偏置信号二 ；P型衬底极Sub通过电阻五连接到偏置信号一。一般，所述电阻一-电阻四均>IOkOhm0
[0009]优选地，所述三阱结构NMOS晶体管为Ml和M2两个，三阱结构NMOS晶体管Ml和M2组成叠层结构，Ml的栅极通过电阻Rl连接到开关控制信号Vg，Ml的漏极连接到射频输入端IN，Ml的源级连接到三阱结构NMOS晶体管M2的漏极，Ml的漏极和源级通过电阻R6连接在一起；M1的B极通过电阻R3连接到偏置信号VI，Ml的NW极通过电阻R5连接到偏置信号V2 ；M1的Sub极通过电阻R4连接到偏置信号Vl ； M2的栅极通过电阻R2连接到开关控制信号Vg，M2的源级连接到射频输出端OUT，M2的漏极连接到三阱结构NMOS晶体管Ml的源级，M2的漏极和源级通过电阻RlO连接在一起；M2的B极通过电阻R7连接到偏置信号VI，M2的NW极通过电阻R9连接到偏置信号V2 ；M1的Sub极通过电阻R8连接到偏置信号Vl。所述偏置信号Vl为OV或者负电压，所述偏置信号V2为电源电压或者系统最高电压值。一般，所述电阻Rl-RlO均>10k0hm。
[0010]本发明使用普通CMOS工艺中的三阱(Triple-Well)结构NMOS晶体管作为射频开关晶体管，并通过大阻值电阻为三阱晶体管中的寄生二极管提供直流偏置及射频悬浮(floating)，使得无论在晶体管处于导通状态还是截止状态，晶体管的工作状态及寄生二极管的工作状态都保持稳定且不影响射频开关晶体管的射频性能，具有稳定的隔离度及线性度指标，且相对于基于SOI工艺的射频开关成本大为降低，并同时保持与基于SOI工艺的射频开关相当的高性能水平。
【专利附图】
【附图说明】
[0011]图1 (a):基于CMOS SOI工艺的射频开关支路；
图1(b):基于CMOS SOI工艺的射频开关支路叠层结构中每一器件D1、D2、D3各自漏极及源级上的电压摆幅分布；
图1 (c):普通CMOS工艺的NMOS器件剖面图；
图2(a):三阱结构NMOS晶体管的示意图；
图2(b):二讲结构NMOS晶体管的等效电路；
图3:两个三阱结构匪OS晶体管组成的双层叠层晶体管结构。
【具体实施方式】
`[0012]本发明所提出的技术方案如图2所示。如图2(a)中所示，是一个三阱结构NMOS晶体管的示意图。栅极G、源级S、漏极D、体极B、N型深阱极NW、P型衬底极Sub为所述三阱晶体管的6个电极。体极B连接到该NMOS器件的P型体(Bulk)，所述P型体为一个阱结构，将该NMOS器件的有源部分包围在其中。N型深阱极NW连接到该NMOS器件的N型阱，所述N型阱为一个N型掺杂的深阱结构，将前述P型体包围在其中。P型衬底极Sub连接到P型掺杂的衬底，该衬底将前述N型阱包围在其中。可见，所述NMOS器件周围形成了一个P型-N型-P型材料结构，因此这里将存在两个寄生的PN结二极管:体极B与N型阱NW之间的寄生二极管，N型阱NW与P型衬底Sub之间的寄生二极管。所述NMOS器件的等效电路结构，如图2(b)所示。
[0013]基于本发明上述三阱结构NMOS晶体管结构，本发明所提出的技术方案的一个射频开关实施例如图3所示。这是一个由两个三阱结构NMOS晶体管组成的双层叠层晶体管结构。第一三阱结构NMOS晶体管Ml的栅极通过电阻TtV连接到开关控制信号呍，Ml的漏极连接到射频输入端/见Ml的源级连接到第二三阱结构NMOS晶体管M2的漏极，Ml的漏极和源级还通过电阻浙连接在一起；M1的谷极通过电阻似连接到第一偏置信号K/，M1的NW极通过电阻似连接到第二偏置信号V之；M1的Sub极通过电阻财连接到第一偏置信号VI。第二三阱结构NMOS晶体管M2的栅极通过电阻化?连接到开关控制信号Vg., M2的源级连接到射频输出端OUT, M2的漏极连接到第一三阱结构NMOS晶体管Ml的源级，M2的漏极和源级还通过电阻连接在一起；M2的沒极通过电阻连接到第一偏置信号K/，M2的NW极通过电阻欣连接到第二偏置信号D ；M1的Sub极通过电阻淑连接到第一偏置信号VI。[0014]在上述电路连接方式下，所有电阻相对射频系统特征阻抗来说通常为高阻OlOkOhm)，在为各个器件节点提供稳定的直流偏置的同时，也起到了使各个节点射频悬浮的作用。电路中的第一偏置信号Vl和第二偏置信号D的电压值始终保持固定，第一偏置信号K/为低电平,第二偏置信号K?为高电平；第一偏置信号K/电压的典型取值为OV或者负电压；第一偏置信号D电压的典型取值为电源电压或者系统最高电压值。可以知道，在上述第一偏置信号Vl和第二偏置信号D的电压值取值下，所述射频开关中三阱结构NMOS晶体管的所有寄生PN结二极管都为反向偏置，处于截止状态，并且可以通过设置第一偏置信号Vl和第二偏置信号D的电压值的裕度使得所有寄生PN结二极管在任何射频状态下都保持截止。开关控制信号呍控制着开关的导通与截止；当呍为高电平时，三阱结构NMOS晶体管Ml和M2处于导通状态，射频信号可以从射频输入端口和射频输出端口之间通过，M1、M2组成的叠层结构等效为带来插入损耗的导通电阻；当呍为低电平时，M1、M2截止，射频信号不能从射频输入端口和射频输出端口之间通过，Ml、M2组成的叠层结构等效为阻值极大的断路电阻，同时由于寄生电容的存在，在和之间存在微弱的射频泄露。
[0015]综上所述，本发明提出的技术解决方案中，消除了寄生二极管对于射频开关晶体管射频性能的影响，可以利用器件叠层结构来形成射频开关支路，并同时保持与基于SOI工艺的射频开关相当的高性能水平。需要说明的是，上述实施例中采用两个三阱结构NMOS器件组成叠成结构，仅为阐述本发明之思想而非对所用三阱结构NMOS器件的叠层数目进行限制。在实际应用中，依据本发明之精神，并根据射频开关的工作性能要求，可以选择任意合适数目的三阱结构NMOS晶体管器件`构成射频开关支路。
【权利要求】
1.一种CMOS射频开关，其特征在于:包括至少一个三阱结构NMOS晶体管，该三阱结构NMOS晶体管具有栅极G、源级S、漏极D、体极B、N型深阱极NW、P型衬底极Sub六个电极，其中体极B连接到该三阱结构NMOS晶体管器件的P型体，P型体为一个阱结构，将该三阱结构NMOS晶体管的有源部分包围在其中；N型深阱极NW连接到该三阱结构NMOS晶体管的N型阱，N型阱为一个N型掺杂的深阱结构，将该三阱结构NMOS晶体管的P型体包围在其中；P型衬底极Sub连接到该三阱结构NMOS晶体管的P型掺杂衬底，P型掺杂衬底将该三阱结构NMOS晶体管的N型阱包围在其中；该三阱结构NMOS晶体管的栅极G通过电阻一连接到开关控制信号；漏极D连接到射频端口一 ；源级S连接到射频端口二 ；漏极D和源级S还通过电阻二连接在一起；体极B通过电阻三连接到偏置信号一 ；N型深阱极NW通过电阻四连接到偏置信号二 ；P型衬底极Sub通过电阻五连接到偏置信号一。
2.根据权利要求1所述的CMOS射频开关，其特征在于:所述三阱结构NMOS晶体管为Ml和M2两个，三阱结构NMOS晶体管Ml和M2组成叠层结构，Ml的栅极通过电阻Rl连接到开关控制信号Vg，Ml的漏极连接到射频输入端IN，Ml的源级连接到三阱结构匪OS晶体管M2的漏极，Ml的漏极和源级通过电阻R6连接在一起；M1的B极通过电阻R3连接到偏置信号VI，Ml的NW极通过电阻R5连接到偏置信号V2 ；M1的Sub极通过电阻R4连接到偏置信号Vl ; M2的栅极通过电阻R2连接到开关控制信号Vg，M2的源级连接到射频输出端0UT，M2的漏极连接到三阱结构NMOS晶体管Ml的源级，M2的漏极和源级通过电阻RlO连接在一起；M2的B极通过电阻R7连接到偏置信号VI，M2的NW极通过电阻R9连接到偏置信号V2 ；Ml的Sub极通过电阻R8连接到偏置信号VI。
3.根据权利要求2所述的CMOS射频开关，其特征在于:所述偏置信号Vl为OV或者负电压，所述偏置信号V2为电源电压或者系统最高电压值。
4.根据权利要求2所述的CMOS射频开关，其特征在于:所述电阻Rl-RlO均>10k0hm。
5.根据权利要求1所述的CMOS射频开关，其特征在于:所述电阻一-电阻四均>IOkOhm。
【文档编号】H03K17/687GK103812483SQ201410013736
【公开日】2014年5月21日 申请日期:2014年1月13日 优先权日:2014年1月13日
【发明者】朱晓东, 江汉 申请人:智坤（江苏）半导体有限公司