锁存器与其操作方法与比较器的制造方法
【专利摘要】一种锁存器与其操作方法与使用该锁存器的比较器。此锁存器包括第一、第二交叉耦合对以及第一、第二晶体管对。第一交叉耦合对的第一与第二电流路径的第一端分別耦接至第一晶体管对的第一与第二晶体管的第一端。第二交叉耦合对的第三与第四电流路径的第一端分別耦接至第二晶体管对的第三与第四晶体管的第一端。第三与第四晶体管的控制端分別耦接至第一与第二电流路径。第一与第二晶体管的控制端分別耦接至第三与第四电流路径。
【专利说明】锁存器与其操作方法与比较器
【技术领域】
[0001]本发明是有关于一种电子电路，且特別是有关于一种锁存器(latch)与其操作方法与使用该锁存器的比较器。
【背景技术】
[0002]低供给电压(low supply voltage)电路设计是低功率应用的研究趋势。为了达至IJ低功率消耗而把电路的供给电压降低，这是一种常见的手段。但是随着供给电压降低，一般锁存器在操作上可能会遇到许多的瓶颈，例如操作速度会变慢，延迟时间明显上升等。
[0003]图1所示为一般锁存器200的电路方块图，其通过两个交叉耦合对电路叠接而成。在信号转态过程中，当图1所示锁存器200的信号OUTP=信号OUTN时，电路将操作于共模(common mode)条件。此时，图1所示锁存器200电路可简化为直流半电路示意图，如图2所示。在共模操作条件下，且不考虑通道长度调变效应的影响，假设NMOS晶体管与PMOS晶体管特性相同，为了使所有的NMOS晶体与PMOS晶体管皆得到最大的跨导(transconductance)，以获得最大的信号放大增益，必须使得图2的信号OUTP=OUTn= (Vdd-Vss)/2。若要让晶体管得到更大的信号增益，进以提升锁存器200电路的操作速度，须使得晶体管的过驱动电压(overdrive voltage)提升。然而，对于锁存器200电路结构而言，提升过驱动电压可能是无法达成的，因OUTP与OUTN的最大直流电压操作条件为(Vdd-Vss)/2。
【发明内容】
[0004]本发明的一种锁存器包括第一交叉稱合对(cross-coupled pair)电路、第一晶体管对(transistor pair)电路、第二晶体管对电路以及第二交叉稱合对电路。第一交叉率禹合对电路包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。第二交叉耦合对电路包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，第四电流路径的控制端耦接至第三电流路径。第一晶体管对电路包含第一晶体管与第二晶体管。第一晶体管的控制端耦接至第三电流路径，第一晶体管的第一端耦接至第一电流路径的第一端。第二晶体管的控制端耦接至第四电流路径，第二晶体管的第一端耦接至第二电流路径的第一端。第二晶体管对电路包含第三晶体管与第四晶体管。第三晶体管的控制端耦接至第一电流路径，第三晶体管的第一端耦接至第三电流路径的第一端。第四晶体管的控制端耦接至第二电流路径，第四晶体管的第一端耦接至第四电流路径的第一端。
[0005]本发明的一种锁存器的操作方法包括:配置包含有一第一电流路径与一第二电流路径的一第一交叉耦合对电路，其中该第一电流路径的一控制端耦接至该第二电流路径，而该第二电流路径的一控制端耦接至该第一电流路径；配置包含有一第一晶体管与一第二晶体管的一第一晶体管对电路，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，而该第二晶体管的第一端耦接至该第二电流路径的第一端；配置包含有一第三晶体管与一第四晶体管的一第二晶体管对电路，其中该第三晶体管的控制端耦接至该第一电流路径，而该第四晶体管的控制端耦接至该第二电流路径；配置包含有一第三电流路径与一第四电流路径的一第二交叉耦合对电路，其中该第三电流路径的一控制端耦接至该第四电流路径，该第四电流路径的一控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径；在将一输入信号注入所述第一电流路径、所述第二电流路径、所述第三电流路径或所述第四电流路径后的一信号转态期间，由该第一交叉耦合对电路以及该第二交叉耦合对电路将注入的该输入信号放大；以及在稳态期间，由所述第一晶体管对电路截止所述第一电流路径或所述第二电流路径的静态电流，以及由所述第二晶体管对电路截止所述第三电流路径或所述第四电流路径的静态电流。
[0006]本发明的一种比较器包括第一交叉耦合对电路、第一晶体管对电路、第二晶体管对电路、第二交叉耦合对电路、第一开关、第二开关、控制电路以及动态前置放大器电路。第一交叉耦合对电路包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。第二交叉耦合对电路包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，第四电流路径的控制端耦接至第三电流路径。第一晶体管对电路包含第一晶体管与第二晶体管，其中第一晶体管的第一端耦接至第一电流路径的第一端，第二晶体管的第一端耦接至第二电流路径的第一端。第二晶体管对电路包含第三晶体管与第四晶体管，其中第三晶体管的控制端耦接至第一交叉耦合对电路的第一电流路径，而第四晶体管的控制端耦接至第一交叉耦合对电路的第二电流路径。第三电流路径的第一端耦接至第三晶体管的第一端，第四电流路径的第一端耦接至第四晶体管的第一端，第一晶体管的控制端耦接至第三电流路径，而第二晶体管的控制端耦接至第四电流路径。第一开关的第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第一开关的第二端耦接至第一电源电压。第二开关的第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第二开关的第二端耦接至第二电源电压。控制电路包括第一控制电路、第二控制电路或第三控制电路。动态前置放大器电路依照第一输入信号与第二输入信号进行前置放大器操作，以对应输出第一内部信号与第二内部信号至所述控制电路。其中，所述第一控制电路包括第三开关、第四开关、第五开关、第六开关与第七开关；该第三开关的第一端耦接至该第三晶体管的控制端；该第三开关的第二端耦接至参考电压；该第四开关的第一端耦接至该第四晶体管的控制端；该第四开关的第二端耦接至该参考电压；该第五开关的第一端耦接至该第一晶体管的控制端；该第六开关的第一端耦接至该第二晶体管的控制端；该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端；该第七开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至该第四开关的控制端与该第五开关的控制端；以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端与该第六开关的控制端。其中，所述第二控制电路包括第三开关与第四开关；该第三开关的第一端耦接至该第三晶体管的控制端；该第三开关的第二端耦接至参考电压；该第四开关的第一端耦接至该第四晶体管的控制端；该第四开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至该第四开关的控制端；以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端。其中，所述第三控制电路包括第五开关、第六开关与第七开关；该第五开关的第一端耦接至该第一晶体管的控制端；该第六开关的第一端耦接至该第二晶体管的控制端；该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端；该第七开关的第二端耦接至该参考电压；该动态前置放大器电路输出该第一内部信号至第五开关的控制端，以及该动态前置放大器电路输出该第二内部信号至第六开关的控制端。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【专利附图】
【附图说明】
[0008]图1是一般锁存器电路的电路方块图；
[0009]图2为说明图1所示一般锁存器电路，于共模操作条件时的直流半电路示意图；
[0010]图3是依照本发明实施例说明一种锁存器的电路方块示意图；
[0011]图4是依照本发明实施例说明图3所示一种锁存器的电路示意图；
[0012]图5为依照本发明实施例说明图4所示一种锁存器的电路，于共模操作条件时的直流半电路不意图；
[0013]图6是依照本发明另一实施例说明图3所示交叉耦合对电路110的电路示意图；
[0014]图7是依照本发明另一实施例说明图3所示交叉耦合对电路140的电路示意图；
[0015]图8是依照本发明另一实施例说明图3所示第一晶体管对电路120的电路示意图；
[0016]图9是依照本发明又一实施例说明图3所示第一晶体管对电路120的电路示意图；
[0017]图10是依照本发明再一实施例说明图3所示第一晶体管对电路120的电路示意图；
[0018]图11是依照本发明另一实施例说明图3所示第二晶体管对电路130的电路示意图；
[0019]图12是依照本发明又一实施例说明图3所示第二晶体管对电路130的电路示意图；
[0020]图13是依照本发明再一实施例说明图3所示第二晶体管对电路130的电路示意图；
[0021]图14是依照本发明另一实施例说明一种含时脉信号控制的锁存器电路方块示意图；
[0022]图15A?图15B是依照本发明另一实施例说明一种含时脉信号控制的比较器电路方块意图；
[0023]图16是依照本发明实施例说明图15A?图15B所示比较器的输出信号撷取电路的示意图。
[0024]其中，附图标记:
[0025]100、200、1400:锁存器
[0026]1500:比较器
[0027]110:第一交叉耦合对电路
[0028]111、112、123、124、133、134、141、142、1511、1512、1513、1514、1515、1611、1612、
1613、1614、1615、1616:晶体管
[0029]113、114、143、144:阻抗
[0030]120:第一晶体管对电路
[0031]121:第一晶体管
[0032]122:第二晶体管
[0033]125、126、127、135、136、137、1410、1420、1430、1440、1520、1530、1540、1550、1560:
开关
[0034]130:第二晶体管对电路
[0035]131:第三晶体管
[0036]132:第四晶体管
[0037]140:第二交叉耦合对电路
[0038]601、602、701、702、801、802、901、902、1001、1002、I101、I102、1201、1202、1301、1302:节点
[0039]1510:动态前置放大器电路
[0040]1610:输出级电路
[0041]CLK、CLKb:时脉信号
[0042]OUTP、OUTN、OUTPl、OUTNl、0UTP2、0UTN2、Vqp1、Vqm1、Vqp2、Vom2:信号
[0043]Vdd:系统供给电压
[0044]Vss:接地电压
[0045]Vref、Vrefl、Vref2:参考电压
[0046]VIP、VIM:输入信号
[0047]VDP、VDM:内部信号
【具体实施方式】
[0048]请参考附图所示，本发明的以上及额外目的、特征及优点将通过本发明的较佳实施例的以下阐释性及非限制性详细描叙予以更好地理解。
[0049]在本案说明书全文(包括权利要求书)中所使用的「耦接」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。
[0050]图3是依照本发明实施例说明一种锁存器100的电路方块示意图。锁存器100包括第一交叉I禹合对(cross-coupled pair)电路110、第一晶体管对(transistor pair)电路120、第二晶体管对电路130以及第二交叉耦合对电路140。第一交叉耦合对电路110包含第一电流路径与第二电流路径，其中第一电流路径的控制端耦接至第二电流路径，而第二电流路径的控制端耦接至第一电流路径。举例来说，第一电流路径的控制端耦接至第二电流路径的第一端，而第二电流路径的控制端耦接至第一电流路径的第一端。第一交叉耦合对电路110的其他实施细节容后详述。第二交叉耦合对电路140包含第三电流路径与第四电流路径，其中第三电流路径的控制端耦接至第四电流路径，而第四电流路径的控制端耦接至第三电流路径。举例来说，第三电流路径的控制端耦接至第四电流路径的第一端，而第四电流路径的控制端耦接至第三电流路径的第一端。第二交叉耦合对电路140的其它实施细节容后详述。
[0051]第一晶体管对电路120包含第一晶体管与第二晶体管。第一晶体管对电路120中所述第一晶体管的第一端耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而第一晶体管对电路120中所述第一晶体管的控制端耦接至第二交叉耦合对电路140中所述第三电流路径的第一端。第一晶体管对电路120中所述第二晶体管的第一端耦接至第一交叉耦合对电路110中所述第二电流路径的第一端，而第一晶体管对电路120中所述第二晶体管的控制端耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。第一交叉耦合对电路110中所述第一电流路径的第二端与所述第二电流路径的第二端耦接至第一电源电压，第一晶体管对电路120中所述第一晶体管的第二端与所述第二晶体管的第二端耦接至第二电源电压。所述第一电源电压与所述第二电源电压可以是系统供给电压Vdd、接地电压Vss或是其它固定电压。举例来说，所述第一电源电压与所述第二电源电压可以分别为系统供给电压Vdd与接地电压Vss。
[0052]第二晶体管对电路130包含第三晶体管与第四晶体管。第二晶体管对电路130中所述第三晶体管的第一端耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而第二晶体管对电路130中所述第三晶体管的控制端耦接至第一交叉耦合对电路110的所述第一电流路径的第一端。第二晶体管对电路130中所述第四晶体管的第一端耦接至第二交叉耦合对电路140中所述第四电流路径的第一端，而第二晶体管对电路130中所述第四晶体管的控制端耦接至第一交叉耦合对电路110的所述第二电流路径的第一端。第二交叉耦合对电路140中所述第三电流路径的第二端与所述第四电流路径的第二端耦接至所述第二电源电压，第二晶体管对电路130中所述第三晶体管的第二端与所述第四晶体管的第二端耦接至所述第一电源电压。
[0053]当锁存器操作于共模条件时，即信号OUTPl与OUTNl的直流电压条件相同，且信号0UTP2与0UTN2的直流电压条件亦相同。此时，第一交叉耦合对电路110与第一晶体管对电路120可视为一个高增益放大器(high gain amplifier),而第二晶体管对电路130以及第二交叉耦合对电路140可视为另一个高增益放大器。当欲锁存的输入信号被分别注入第一交叉耦合对电路110中所述第一电流路径与所述第二电流路径，以及/或者被分别注入第二交叉耦合对电路140中所述第三电流路径与所述第四电流路径时，在信号转态期间，通过这两个高增益放大器将注入的信号放大，同时，藉由图3锁存器100的信号连接关系所形成的正回授路径，可进一步将注入信号的差异放大，进以提供更高的信号放大增益，而达到高速的操作。
[0054]由于第一晶体管对电路120受控于交叉耦合对电路140，因此在信号转态期间后的稳态期间，第一晶体管对电路120会截止第一交叉耦合对电路110中所述第一电流路径与/或所述第二电流路径的静态电流。相类似地，由于第二晶体管对电路130受控于第一交叉耦合对电路110，因此在所述稳态期间，第二晶体管对电路130会截止第二交叉耦合对电路140中所述第三电流路径与/或所述第四电流路径的静态电流。因此，当锁存器100处于稳态时，锁存器100可以改善静态功率消耗。
[0055]本实施例并不限制第一交叉耦合对电路110、第一晶体管对电路120、第二晶体管对电路130以及第二交叉耦合对电路140的实现方式。例如，第一交叉耦合对电路110与第二晶体管对电路130内部的晶体管的通道为第一导电型(conductive type)通道，而第一晶体管对电路120与第二交叉耦合对电路140内部的晶体管的通道为第二导电型通道。若所述第一导电型为N型与P型二者之一，则所述第二导电型为N型与P型二者之另一。举例来说，若第一晶体管对电路120中所述第一晶体管与第二晶体管为P通道金氧半导体(P_channel metal oxide semiconductor, PMOS)晶体管，则第二晶体管对电路130中所述第三晶体管与第四晶体管为N通道金氧半导体(N-channel metal oxidesemiconductor, NM0S)晶体管。
[0056]综上所述，图3所示实施例揭露了一种锁存器100的操作方法。此操作方法包括下述步骤:配置包含有第一电流路径与第二电流路径的第一交叉耦合对电路110，其中该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径；配置包含有第一晶体管与第二晶体管的第一晶体管对电路120，其中该第一晶体管的第一端耦接至第一交叉耦合对电路110的该第一电流路径的第一端，而该第二晶体管的第一端耦接至第一交叉耦合对电路110的该第二电流路径的第一端；配置包含有第三晶体管与第四晶体管的第二晶体管对电路130，其中该第三晶体管的控制端耦接至第一交叉耦合对电路110的该第一电流路径，而该第四晶体管的控制端耦接至第一交叉耦合对电路110的该第二电流路径；配置包含有第三电流路径与第四电流路径的第二交叉耦合对电路140，其中该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至第二晶体管对电路130的该第三晶体管的第一端，该第四电流路径的第一端耦接至第二晶体管对电路130的该第四晶体管的第一端，第一晶体管对电路120的该第一晶体管的控制端耦接至第二交叉耦合对电路140的该第三电流路径，而第一晶体管对电路120的该第二晶体管的控制端耦接至第二交叉耦合对电路140的该第四电流路径；在将输入信号注入所述第一电流路径、所述第二电流路径、所述第三电流路径或所述第四电流路径后的信号转态期间，由第一交叉耦合对电路110以及第二交叉耦合对电路140将注入的该输入信号放大；以及在该信号转态期间后的稳态期间，由所述第一晶体管对电路120截止第一交叉耦合对电路110中所述第一电流路径或所述第二电流路径的静态电流，以及由所述第二晶体管对电路130截止第二交叉耦合对电路140中所述第三电流路径或所述第四电流路径的静态电流。
[0057]图4是依照本发明实施例说明图3所示一种锁存器100的电路示意图。第一交叉耦合对电路110包括第一晶体管111以及第二晶体管112。第一晶体管111配置于交叉耦合对电路110的所述第一电流路径中，其中第一晶体管111的第一端(例如漏极)作为该第一电流路径的第一端而耦接至第一晶体管对电路120，而第一晶体管111的控制端(例如栅极)作为该第一电流路径的控制端。第二晶体管112配置于第一交叉耦合对电路110的所述第二电流路径中，其中第二晶体管112的第一端(例如漏极)作为该第二电流路径的第一端而耦接至第一晶体管111的控制端与第一晶体管对电路120，而第二晶体管112的控制端(例如栅极)作为该第二电流路径的控制端而耦接至第一晶体管111的第一端。第一晶体管Ill的第二端(例如源极，亦为第一电流路径的第二端)以及第二晶体管112的第二端(例如源极，亦为第二电流路径的第二端)耦接至第一电源电压(例如系统供给电压Vdd)。于本实施例中，第一晶体管111与第二晶体管112可以是PMOS晶体管。在其它实施例中，第一晶体管111与第二晶体管112的实现方式不以此为限。
[0058]第一晶体管对电路120包括晶体管121与晶体管122。晶体管121的第一端(例如漏极)耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而晶体管121的控制端(例如栅极)耦接至第二交叉耦合对电路140中所述第三电流路径的第一端。晶体管122的第一端(例如漏极)耦接至交叉耦合对电路110中所述第二电流路径的第一端，而晶体管122的控制端(例如栅极)耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。晶体管121的第二端(例如源极)以及晶体管122的第二端(例如源极)耦接至第二电源电压(例如接地电压Vss)。于本实施例中，晶体管121与晶体管122可以是NMOS晶体管。在其它实施例中，晶体管121与晶体管122的实现方式不以此为限。
[0059]第二交叉耦合对电路140包括晶体管141以及晶体管142。晶体管141配置于第二交叉耦合对电路140中所述第三电流路径中，其中晶体管141的第一端(例如漏极)作为该第三电流路径的第一端而耦接至第二晶体管对电路130，而晶体管141的控制端(例如栅极)作为该第三电流路径的控制端。晶体管142配置于第二交叉耦合对电路140中所述第四电流路径中，其中晶体管142的第一端(例如漏极)作为该第四电流路径的第一端而耦接至晶体管141的控制端与第二晶体管对电路130，而晶体管142的控制端(例如栅极)作为该第四电流路径的控制端而耦接至晶体管141的第一端。晶体管141的第二端(例如源极，亦为第三电流路径的第二端)与晶体管142的第二端(例如源极，亦为第四电流路径的第二端)耦接至第二电源电压(例如接地电压Vss)。于本实施例中，晶体管141与晶体管142可以是NMOS晶体管。在其它实施例中，晶体管141与晶体管142的实现方式不以此为限。
[0060]第二晶体管对电路130包括第三晶体管131与第四晶体管132。第三晶体管131的第一端(例如漏极)耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而第三晶体管131的控制端(例如栅极)耦接至第一交叉耦合对电路110中所述第一电流路径的第一端。第四晶体管132的第一端(例如漏极)耦接至第二交叉耦合对电路140中所述第四电流路径的第一端，而第四晶体管132的控制端(例如栅极)耦接至第一交叉耦合对电路110中所述第二电流路径的第一端。第三晶体管131的第二端(例如源极)以及第四晶体管132的第二端(例如源极)耦接至第一电源电压(例如系统供给电压Vdd)。于本实施例中，第三晶体管131与第四晶体管132可以是PMOS晶体管。在其它实施例中，第三晶体管131与第四晶体管132的实现方式不以此为限。
[0061]对第一交叉耦合对电路110与第一晶体管对电路120所形成的高增益放大器而言，第一电流路径与第二电流路径的第一端可以作为锁存器100的信号输入端以及/或是信号输出端。相似地，对第二交叉耦合对电路140与第二晶体管对电路130所形成的高增益放大器而言，第三电流路径与第四电流路径的第一端可以作为锁存器100的信号输入端以及/或是信号输出端。例如，在一实施例中，可以只选择第一交叉耦合对电路110中第一电流路径与第二电流路径的第一端一同作为锁存器100的信号输入端以及信号输出端，或者只选择第二交叉耦合对电路140中第三电流路径与第四电流路径的第一端一同作为锁存器loo的信号输入端以及信号输出端。又例如，在另一实施例中，可以选择第一交叉I禹合对电路110中第一电流路径与第二电流路径的第一端作为锁存器100的信号输入端，以及选择第二交叉耦合对电路140中第三电流路径与第四电流路径的第一端作为锁存器100的信号输出端；或者，选择第一交叉耦合对电路110中第一电流路径与第二电流路径的第一端作为锁存器100的信号输出端，以及选择第二交叉耦合对电路140中第三电流路径与第四电流路径的第一端作为锁存器100的信号输入端。又例如，在其它实施例中，可以选择第一交叉耦合对电路110中第一电流路径与第二电流路径的第一端以及第二交叉耦合对电路140中第三电流路径与第四电流路径的第一端一同作为锁存器100的信号输入端以及信号输出端。
[0062]请参照图4，当信号OUTPl=信号OUTNl且信号0UTP2=信号0UTN2时，图4所示电路将操作于共模条件。图5是依照本发明实施例说明了当图4所示电路操作于共模条件时，其直流半电路示意图。请参照图5，在此假设锁存器100操作于共模操作条件下，即信号OUTPl=信号OUTNl且信号0UTP2=信号0UTN2，在此不考虑通道长度调变效应的影响，且假设NMOS晶体管与PMOS晶体管特性相同。此时，信号OUTPl (=信号0UTN1)的直流电压操作条件可设计在介于Vss至(Vdd-Vss)/2之间；同理，信号0UTN2 (=信号0UTP2)的直流电压操作条件可设计在介于(Vdd-Vss)/2至Vdd之间。因此，本发明实施例说明图4所示一种锁存器100的电路内部的PMOS晶体管与NMOS晶体管，可以获得更大的过驱动电压，以更进一步提升信号增益，及锁存器的操作速度。尤其，当锁存器的供给电压(Vdd-Vss)需要降低时，操作速度改善幅度将更明显。
[0063]请参照图4，在共模(common mode)操作条件下，信号0UTN2及信号0UTP2的电压相等，信号OUTNl及信号OUTPl的电压相等。假设此时欲锁存的输入信号同时注入交叉耦合对电路110与140，其中高电位的输入信号假设被注入信号0UTN2及信号0UTN1，而低电位的输入信号假设被注入信号0UTP2及信号0UTP1，使得晶体管141与142组成的正回授路径开始将信号0UTN2与信号0UTP2拉开，使信号0UTN2的电压越来越高且信号0UTP2的电压越来越低。因此，晶体管141逐渐进入截止区(cut off reg1n)且晶体管142逐渐进入三极区(tr1de reg1n)。同时，信号0UTN2及信号0UTP2也控制第一晶体管对电路120的N型晶体管121及122的操作，使得晶体管122逐渐进入截止区且晶体管121逐渐进入三极区。
[0064]同时，在N型晶体管111与112组成的另一组正回授路径中，将注入信号0UTN1及信号0UTP1中的预锁存的输入信号开始将信号0UTN1与信号0UTP1拉开，使得信号0UTN1的电压越来越高且信号0UTP1的电压越来越低。因此，第一晶体管111逐渐进入截止区且第二晶体管112逐渐进入三极区。同时，信号0UTN1及信号0UTP1也控制晶体管131及132，使得第四晶体管132逐渐进入截止区且第三晶体管131逐渐进入三极区。由此可知，除了每一级交叉耦合对电路都为一个完整的正回授路径外。再通过P型晶体管组成的第一交叉耦合对电路110与N型晶体管所组成之第二交叉耦合对电路140之间的信号0UTP1、信号0UTN1、信号0UTP2与信号0UTN2，可以形成另一个正回授路径，可进一步的提高信号增益，进以达到高速锁存操作。
[0065]需注意的是，图3所示锁存器100的实现方式不应受限于图4所示实施例。例如，在其它实施例中，晶体管111、112、131、132为N型晶体管，晶体管121、122、141、142为P型晶体管，所述第一电源电压可以是接地电压Vss，而所述第二电源电压可以是另一个系统供给电压Vdd。
[0066]图6是依照本发明另一实施例说明图3所示第一交叉耦合对电路110的电路示意图。图6所示实施例可以参照图3或图4的相关说明而类推之。请参照图6，其中节点601可以耦接至图3所示第二晶体管对电路130中所述第三晶体管的控制端，而节点602可以耦接至图3所示第二晶体管对电路130中所述第四晶体管的控制端。在本实施例中，第一交叉耦合对电路110包括第一晶体管111、第二晶体管112、阻抗113以及阻抗114。阻抗113的第一端耦接至第一晶体管111的第二端(例如源极)。阻抗113的第二端间接或直接耦接至第一电源电压(例如系统供给电压Vdd)。阻抗114的第一端耦接至第二晶体管112的第二端(例如源极)。阻抗114的第二端间接或直接耦接至第一电源电压。
[0067]所述阻抗113以及阻抗114可以是晶体管或其它可提供阻抗的组件。例如，图6所示实施例是以PMOS晶体管实现阻抗113与阻抗114。其中，阻抗113与阻抗114中PMOS晶体管的栅极被供给一个参考电压Vrefl (例如接地电压Vss，或是其它可以让PMOS晶体管导通的偏压电压)。
[0068]图7是依照本发明另一实施例说明图3所示第二交叉耦合对电路140的电路示意图。图7所示实施例可以参照图3或图4的相关说明而类推之。请参照图7，其中节点701可以耦接至图3所示第一晶体管对电路120中所述第一晶体管的控制端，而节点702可以耦接至图3所示第一晶体管对电路120中所述第二晶体管的控制端。在本实施例中，第二交叉耦合对电路140包括晶体管141、晶体管142、阻抗143以及阻抗144。阻抗143的第一端耦接至晶体管141的第二端(例如源极)。阻抗143的第二端间接或直接耦接至第二电源电压(例如接地电压Vss)。阻抗144的第一端耦接至晶体管142的第二端(例如源极)。阻抗144的第二端间接或直接耦接至第二电源电压。
[0069]所述阻抗143以及阻抗144可以是晶体管或其它可提供阻抗的组件。例如，图7所示实施例是以NMOS晶体管实现阻抗143与阻抗144。其中，阻抗143与阻抗144中NMOS晶体管的栅极被供给一个参考电压Vref2(例如系统供给电压Vdd，或是其它可以让NMOS晶体管导通的偏压电压)。
[0070]图8是依照本发明另一实施例说明图3所示第一晶体管对电路120的电路示意图。图8所示实施例可以参照图3或图4的相关说明而类推之。请参照图8，其中节点801耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而节点802耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。在本实施例中，第一晶体管对电路120包括晶体管121、晶体管122、晶体管123以及晶体管124。晶体管121的第一端(例如漏极)耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而晶体管121的控制端(例如栅极)耦接至第二交叉耦合对电路140中所述第三电流路径的第一端。晶体管123的第一端(例如漏极)耦接至晶体管121的第二端(例如源极)，晶体管123的控制端(例如栅极)耦接至晶体管121的控制端，而晶体管123的第二端(例如源极)耦接至第二电源电压(例如接地电压Vss)。晶体管122的第一端(例如漏极)耦接至第一交叉耦合对电路110中所述第二电流路径的第一端，而晶体管122的控制端(例如栅极)耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。晶体管124的第一端耦接至晶体管122的第二端(例如源极)，晶体管124的控制端(例如栅极)耦接至晶体管122的控制端，而晶体管124的第二端(例如源极)耦接至所述第二电源电压。于本实施例中，晶体管121、晶体管122、晶体管123与晶体管124可以是NMOS晶体管。在其它实施例中，晶体管121、晶体管122、晶体管123与晶体管124的实现方式不以此为限。
[0071]图9是依照本发明又一实施例说明图3所示第一晶体管对电路120的电路示意图。图9所示实施例可以参照图3、图4或图8的相关说明而类推之。不同于图8所示实施例之处，在于图9所示第一晶体管对电路120还包括开关125与开关126。请参照图9，其中节点901耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而节点902耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。开关125的第一端(例如漏极)耦接至晶体管121的第二端(例如源极)，开关125的控制端耦接至时脉信号CLKb，以及开关125的第二端(例如源极)耦接至参考电压Vref (例如接地电压Vss或其它的偏压电压)。开关126的第一端(例如漏极)耦接至晶体管122的第二端(例如源极)，开关126的控制端耦接至该时脉信号CLKb，以及开关126的第二端(例如源极)耦接至该参考电压Vref。当锁存器100操作于重设(reset)期间，开关125与开关126会被导通，使得晶体管121与122的第二端的电压会被重设为该参考电压Vref。
[0072]图10是依照本发明再一实施例说明图3所示第一晶体管对电路120的电路示意图。图10所示实施例可以参照图3、图4或图8的相关说明而类推之。不同于图8所示实施例之处，在于图10所示第一晶体管对电路120还包括开关127。请参照图10，其中节点1001耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而节点1002耦接至第二交叉耦合对电路140中所述第四电流路径的第一端。开关127的第一端耦(例如漏极)接至晶体管121的第二端(例如源极)，开关127的第二端耦(例如源极)接至晶体管122的第二端(例如源极)，以及开关127的控制端耦接至时脉信号CLKb。当锁存器100操作于重设(reset)期间，开关127会被导通，使得晶体管121与122的第二端的电压会被平均。
[0073]图11是依照本发明另一实施例说明图3所示第二晶体管对电路130的电路示意图。图11所示实施例可以参照图3或图4的相关说明而类推之。请参照图11，其中节点1101耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而节点1102耦接至第一交叉耦合对电路110中所述第二电流路径的第一端。在本实施例中，第二晶体管对电路130包括第三晶体管131、第四晶体管132、晶体管133以及晶体管134。第三晶体管131的第一端(例如漏极)耦接至第二交叉耦合对电路140中所述第三电流路径的第一端，而第三晶体管131的控制端(例如栅极)耦接至第一交叉耦合对电路110中所述第一电流路径的第一端。晶体管133的第一端(例如漏极)耦接至第三晶体管131的第二端(例如源极)，晶体管133的控制端(例如栅极)耦接至第三晶体管131的控制端，而晶体管133的第二端(例如源极)耦接至第一电源电压(例如系统供给电压Vdd)。第四晶体管132的第一端(例如漏极)耦接至第二交叉耦合对电路140中所述第四电流路径的第一端，而第四晶体管132的控制端(例如栅极)耦接至第一交叉耦合对电路110中所述第二电流路径的第一端。晶体管134的第一端(例如漏极)耦接至第四晶体管132的第二端(例如源极)，晶体管134的控制端(例如栅极)耦接至第四晶体管132的控制端，而晶体管134的第二端(例如源极)耦接至所述第一电源电压。于本实施例中，第三晶体管131、第四晶体管132、晶体管133与晶体管134可以是PMOS晶体管。在其它实施例中，第三晶体管131、第四晶体管132、晶体管133与晶体管134的实现方式不以此为限。
[0074]图12是依照本发明又一实施例说明图3所示第二晶体管对电路130的电路示意图。图12所示实施例可以参照图3、图4或图11的相关说明而类推之。不同于图11所示实施例之处，在于图12所示第二晶体管对电路130还包括开关135与开关136。请参照图12，其中节点1201耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而节点1202耦接至第一交叉耦合对电路110中所述第二电流路径的第一端。开关135的第一端(例如漏极)耦接至第三晶体管131的第二端(例如源极)，开关135的控制端(例如栅极)耦接至时脉信号CLK，以及开关135的第二端(例如源极)耦接至参考电压Vref (例如系统供给电压Vdd或其它的偏压电压)。开关136的第一端(例如漏极)耦接至第四晶体管132的第二端(例如源极)，开关136的控制端(例如栅极)耦接至该时脉信号CLK，以及开关136的第二端(例如源极)耦接至该参考电压Vref。当锁存器100操作于重设期间，开关135与开关136会被导通，使得晶体管131与132的第二端的电压会被重设为该参考电压Vref。
[0075]图13是依照本发明再一实施例说明图3所示第二晶体管对电路130的电路示意图。图13所示实施例可以参照图3、图4或图11的相关说明而类推之。不同于图11所示实施例之处，在于图13所示第二晶体管对电路130还包括开关137。请参照图13，开关137的第一端(例如漏极)耦接至第三晶体管131的第二端(例如源极)，开关137的第二端(例如源极)耦接至第四晶体管132的第二端(例如源极)，以及开关137的控制端(例如栅极)耦接至时脉信号CLK。当锁存器100操作于重设期间，开关137会被导通，使得晶体管131与132的第二端的电压会被平均。其中，节点1301耦接至第一交叉耦合对电路110中所述第一电流路径的第一端，而节点1302耦接至第一交叉耦合对电路110中所述第二电流路径的笛一雜兎顧。
[0076]图14是依照本发明另一实施例说明一种含时脉信号控制的锁存器1400的电路方块示意图。图14所示实施例可以参照图3或图4的相关说明而类推之。不同于图4所示实施例之处，在于图14所示锁存器1400还包括开关1410、开关1420、开关1430与开关1440，其皆可采用晶体管实现。请参照图14，开关1410的第二端(例如源极)耦接至第一电源电压(例如系统供给电压Vdd)，开关1410的第一端(例如漏极)耦接至第一交叉耦合对电路110中所述第一电流路径的第二端与所述第二电流路径的第二端，而开关1410的控制端(例如栅极)受控于时脉信号CLKb。开关1420的第二端(例如源极)耦接至第二电源电压(例如接地电压Vss)，开关1420的第一端(例如漏极)耦接至第二交叉耦合对电路140中所述第三电流路径的第二端与所述第四电流路径的第二端，而开关1420的控制端(例如栅极)受控于时脉信号CLK。
[0077]开关1430的第二端(例如源极)耦接至参考电压Vref (例如接地电压Vss或是其它的偏压电压)，开关1430的第一端(例如漏极)耦接至第三晶体管131的控制端，而开关1430的控制端(例如栅极)受控于时脉信号CLKb。开关1440的第二端(例如源极)耦接至该参考电压Vref，开关1440的第一端(例如漏极)耦接至第四晶体管132的控制端，而开关1440的控制端(例如栅极)受控于时脉信号CLKb。当时脉信号CLK为低电压，同时时脉信号CLKb为高电压时，锁存器1400操作于重设期间。在重设期间中，开关1410与开关1420，例如以晶体管实现开关为例，此时晶体管操作于截止区(cut off reg1n)。在重设期间中，开关1430与1440为导通(turn on)，例如以晶体管实现开关为例，此时晶体管操作于三极区(tr1de reg1n)。因此，信号0UTP1与信号0UTN1均被拉下至接近参考电压Vref (例如接地电压Vss)。由于信号0UTP1与信号0UTN1均被拉下，使得第三晶体管131与第四晶体管132均为导通，并操作于三极区。同时，使得信号0UTP2与信号0UTN2均被拉升至接近系统供给电压Vdd。高电压的信号0UTP2与信号0UTN2会将晶体管121与晶体管122导通，使其操作于三极区。至此，锁存器1400完成重设操作。
[0078]在完成重设操作后，时脉信号CLK转态为高电压，而时脉信号CLKb转态为低电压时，此时锁存器1400操作于锁存期间。于锁存期间，开关1410与开关1420为导通，而开关1430与1440为截止。欲锁存的输入信号在比较期间中被分别注入信号OUTPl与信号OUTNl,以及/或者被分别注入信号0UTP2与信号0UTN2。基于欲锁存的输入信号的差异，第一交叉耦合对电路110的正回授架构会将信号OUTPl与信号OUTNl拉开，而第二交叉耦合对电路140的正回授架构会将信号0UTP2与信号0UTN2拉开，以进行锁存操作。所述锁存操作可以参照图4的相关说明而类推之，故不予赘述。
[0079]当交叉耦合对电路110与140达到稳态时，例如，信号OUTPl与信号0UTP2皆被拉高至接近系统供给电压Vdd，而信号OUTNl与信号0UTN2皆被拉低至接近接地电压Vss。由于信号OUTPl为系统供给电压Vdd，使得晶体管112与131操作于截止区。也就是说，晶体管112可以在稳态中截止所述第二电流路径的静态电流，而第三晶体管131可以在稳态中截止所述第三电流路径的静态电流。由于信号0UTN2为接地电压Vss，使得晶体管121与142操作于截止区。也就是说，第一晶体管121可以在稳态中截止所述第一电流路径的静态电流，而晶体管142可以在稳态中截止所述第四电流路径的静态电流。因此，当锁存器1400处于稳态时，可以改善静态功率消耗。锁存器1400可以适用在拥有锁存功能需求之电路当中，例如:静态随机存取记忆体(SRAM)内部之感测放大器(Sense Amplifier)、比较器(comparator)、正反器(flip-flop) > …等。
[0080]图15A?图15B是依照本发明另一实施例说明如何将锁存信号注入锁存器当中，进以形成一种具备信号比较功能的比较器1500的电路方块示意图。图15A?图15B所示实施例可以参照图3、图4、图6至图14的相关说明而类推之。不同于图14所示实施例之处，在于图15A?图15B所示比较器1500还包括动态前置放大器(dynamic pre-amplify)电路1510与控制电路，其中此控制电路包括第一控制电路、第二控制电路或第三控制电路。动态前置放大器电路1510依照第一输入信号Vip与第二输入信号Vim进行前置放大器操作，以对应输出第一内部信号Vdm與第二内部信号Vdp至所述控制电路。在本实施例中，所述控制电路所包括的第一控制电路包括开关1520、开关1530、开关1540、开关1550与开关1560，其皆可采用晶体管实现。在另一实施例中，所述控制电路所包括的第二控制电路包括开关1520与开关1530，而图15A?图15B中的开关1540、1550与1560可以被省略。在其他实施例中，所述控制电路所包括的第三控制电路包括开关1540、开关1550与开关1560，而图15A?图15B中的开关1520与1530可以被省略。
[0081]请参照图15A?图15B，开关1520的第二端(例如源极)耦接至参考电压Vref (例如接地电压Vss或是其它的偏压电压)，开关1520的第一端(例如漏极)耦接至第三晶体管131的控制端。开关1530的第二端(例如源极)耦接至该参考电压Vref，开关1530的第一端(例如漏极)耦接至第四晶体管132的控制端。开关1540的第一端(例如漏极)耦接至第一晶体管121的控制端。开关1550的第一端(例如漏极)耦接至第二晶体管122的控制端。开关1560的第一端(例如漏极)耦接至开关1540的第二端(例如源极)与开关1550的第二端(例如源极)，而开关1560的第二端耦(例如源极)接至该参考电压Vref。
[0082]动态前置放大器电路1510依照输入信号Vip与Vim进行前置放大器操作，以对应输出第一内部信号Vdm至开关1520的控制端与开关1550的控制端，以及对应输出第二内部信号Vdp至开关1530的控制端与开关1540的控制端。于本实施例中，动态前置放大器电路1510包括晶体管1511、晶体管1512、晶体管1513、晶体管1514以及晶体管1515。晶体管1511的第二端(例如源极)耦接至第一电源电压(例如系统供给电压Vdd)，晶体管1511的控制端接收时脉信号CLK，晶体管1511的第一端(例如漏极)耦接至开关1520的控制端与开关1550的控制端。晶体管1512的第一端(例如漏极)耦接至晶体管1511的第一端(例如漏极)，晶体管1512的控制端接收第一输入信号VIP。
[0083]晶体管1513的第二端(例如源极)耦接至该第一电源电压Vdd，晶体管1513的控制端接收该时脉信号CLK，晶体管1513的第一端(例如漏极)耦接至开关1530的控制端与开关1540的控制端。晶体管1514的第一端(例如漏极)耦接至晶体管1513的第一端(例如漏极)，晶体管1514的控制端接收第二输入信号VIM。晶体管1515的第一端(例如漏极)耦接至晶体管1512的第二端(例如源极)与晶体管1514的第二端(例如源极)，晶体管1515的控制端接收该时脉信号CLK，晶体管1515的第二端耦接至第二电源电压(例如接地电压Vss)。
[0084]当时脉信号CLK为低电压，时脉信号CLKb为高电压时，比较器1500操作于重设期间。在重设期间中，晶体管1515、开关1560、开关1410与开关1420操作于截止区(cut offreg1n),而晶体管1511、晶体管1513操作于三极区(tr1de reg1n)。因此，信号Vdm与信号Vdp均被拉升至接近系统供给电压Vdd，使得开关1520、开关1530、开关1540与开关1550操作于三极区。因此，信号Vqpi与信号Vqmi均被拉下至接近参考电压Vref (例如接地电压Vss)。也就是说，第一交叉耦合对电路110的共模偏压是操作于接近接地电压Vss附近，而不是(Vdd-Vss)/2。由于信号Vtffl与信号Vmi均被拉下，使得信号Voke与信号Vo12均被拉升至接近系统供给电压Vdd。也就是说，第二交叉耦合对电路140的共模偏压是操作于接近系统供给电压Vdd附近，而不是(Vdd-Vss)/2。至此，比较器1500完成重设操作。所述重设操作可以参照图14的相关说明，故不再赘述。
[0085]在完成重设操作后，时脉信号CLK转态为高电压,而时脉信号CLKb转态为低电压时，此时比较器1500操作于比较期间。于比较期间，晶体管1515、开关1560、开关1410与开关1420为导通，并渐渐进入三极区，而晶体管1511、晶体管1513则操作于截止区。在比较期间中欲锁存的个输入信号Vip与Vim的差异会让晶体管1512与晶体管1514具有不同的放电速度。因此，于比较期间信号Vdp与信号Vdm之间也会出现差异。基于信号Vdp与信号Vdm之间的差异，第一交叉耦合对电路110的正回授路径会将信号Vtffl与信号Vm拉开；而第二交叉耦合对电路140的正回授路径会将信号Vtff2与信号Vme拉开，以进行锁存/比较操作。所述锁存/比较操作可以参照图4的相关说明而类推之，故不予赘述。当交叉耦合对电路110与140达到稳态时，请参照图14的相关说明，第一电流路径、第二电流路径、第三电流路径，与第四电流路径的静态电流几乎为零。因此，当比较器1500处于稳态时，比较器1500可以改善静态功率消耗。
[0086]于比较器1500中，第一交叉耦合对电路110的所述第一电流路径的第一端、第一交叉耦合对电路110的所述第二电流路径的第一端、第二交叉耦合对电路140的第三电流路径的第一端与第二交叉耦合对电路140的第四电流路径的第一端，四者中至少一者的电压可以作为比较器1500的比较结果。在另一实施例中，比较器1500还可以配置输出级电路，以便输出比较器1500的比较结果。此输出级电路的第一输入端、第二输入端、第三输入端与第四输入端分别耦接至第一交叉耦合对电路110的第一电流路径的第一端、第一交叉耦合对电路110的第二电流路径的第一端、第二交叉耦合对电路140的第三电流路径的第一端与第二交叉耦合对电路140的第四电流路径的第一端，以分别接收信号Vm、信号VM1、信号Vtff2与信号VM2。其中，该输出级电路依据所述第一、第二、第三与第四输入端而对应输出比较器1500的比较结果。
[0087]图16是依照本发明实施例说明图15A?图15B所示比较器1500的输出信号撷取电路1610的示意图。输出级电路1610包括晶体管1611、晶体管1612、晶体管1613、晶体管
1614、晶体管1615以及晶体管1616。晶体管1611的第二端(例如源极)耦接至第一电源电压(例如系统供给电压Vdd)。晶体管1611的控制端(例如栅极)作为输出级电路1610的第一输入端，以接收图15A?图15B中信号Vm。晶体管1611的第一端(例如漏极)可以作为输出级电路1610的第一输出端。晶体管1612的第一端(例如漏极)耦接至晶体管1611的第一端。晶体管1612的控制端(例如栅极)接收时脉信号CLK。晶体管1613的第一端(例如漏极)耦接至晶体管1612的第二端(例如源极)。晶体管1613的控制端(例如栅极)作为输出级电路1610的第二输入端，以接收图15A?图15B中信号晶体管1613的第二端(例如源极)耦接至第二电源电压(例如接地电压Vss)。
[0088]晶体管1614的第二端(例如源极)耦接至该第一电源电压。晶体管1614的控制端(例如栅极)作为输出级电路1610的第三输入端，以接收图15A?图15B中信号VQM1。晶体管1614的第一端(例如漏极)可以作为输出级电路1610的第二输出端。晶体管1615的第一端(例如漏极)耦接至晶体管1614的第一端。晶体管1615的控制端(例如栅极)接收该时脉信号CLK。晶体管1616的第一端(例如漏极)耦接至晶体管1615的第二端(例如源极)。晶体管1616的控制端(例如栅极)作为输出级电路1610的第四输入端，以接收图15A?图15B中信号VM2。晶体管1616的第二端(例如源极)耦接至该第二电源电压。
[0089]综上所述，本发明诸实施例所述锁存器可以在低供给电压下操作，且拥有高速、高放大增益、低偏差量、低功率消耗等特性。所述锁存器可以适用在拥有锁存功能需求之电路当中，例如:静态随机存取记忆体(SRAM)内部之感测放大器(Sense Amplifier)、比较器(comparator)、正反器(flip-flop) > …等。
[0090]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的权利要求保护范围当视后附的申请专利范围所界定者为准。
【权利要求】
1.一种锁存器,其特征在于,包括: 第一交叉耦合对电路，包含第一电流路径与第二电流路径，其中该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径； 第一晶体管对电路，包含第一晶体管与第二晶体管，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，该第二晶体管的第一端耦接至该第二电流路径的第一端；第二晶体管对电路，包含第三晶体管与第四晶体管，其中该第三晶体管的控制端耦接至该第一交叉耦合对电路的该第一电流路径，而该第四晶体管的控制端耦接至该第一交叉耦合对电路的该第二电流路径；以及 第二交叉耦合对电路，包含第三电流路径与第四电流路径，其中该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径。
2.如权利要求1所述的锁存器，其特征在于，该第一交叉耦合对电路与该第二晶体管对电路为第一导电型，而该第一晶体管对电路与该第二交叉耦合对电路为第二导电型。
3.如权利要求1所述的锁存器，其特征在于，该第一交叉耦合对电路包括: 第五晶体管，配置于该第一电流路径中，其中该第五晶体管的第一端作为该第一电流路径的第一端，而该第五晶体管的控制端作为该第一电流路径的该控制端；以及 第六晶体管，配置于该第二电流路径中，其中该第六晶体管的第一端作为该第二电流路径的第一端而耦接至该第五晶体管的该控制端，而该第六晶体管的控制端作为该第二电流路径的该控制端而耦接至该第五晶体管的该第一端。
4.如权利要求3所述的锁存器，其特征在于，该第一交叉耦合对电路更包括: 第一阻抗，其第一端耦接至该第五晶体管的第二端；以及 第二阻抗，其第一端耦接至该第六晶体管的第二端。
5.如权利要求1所述的锁存器，其特征在于，该第二交叉耦合对电路包括: 第五晶体管，配置于该第三电流路径中，其中该第五晶体管的第一端作为该第三电流路径的第一端，而该第五晶体管的控制端作为该第三电流路径的该控制端；以及 第六晶体管，配置于该第四电流路径中，其中该第六晶体管的第一端作为该第四电流路径的第一端而耦接至该第五晶体管的控制端，而该第六晶体管的控制端作为该第四电流路径的该控制端而耦接至该第五晶体管的第一端。
6.如权利要求5所述的锁存器，其特征在于，该第二交叉耦合对电路更包括: 第一阻抗，其第一端耦接至该第五晶体管的第二端；以及 第二阻抗，其第一端耦接至该第六晶体管的第二端。
7.如权利要求1所述的锁存器，其特征在于，该第三晶体管的第二端与该第四晶体管的第二端耦接至第一电源电压，而该第一晶体管的第二端与该第二晶体管的第二端耦接至第二电源电压。
8.如权利要求1所述的锁存器，其特征在于，该第一晶体管对电路更包括: 第五晶体管，其第一端耦接至该第一晶体管的第二端，该第五晶体管的控制端耦接至该第一晶体管的控制端；以及 第六晶体管，其第一端耦接至该第二晶体管的第二端，该第六晶体管的控制端耦接至该第二晶体管的控制端。
9.如权利要求8所述的锁存器，其特征在于，该第一晶体管对电路更包括: 第一开关，其第一端耦接至该第一晶体管的第二端，该第一开关的控制端耦接至时脉信号，以及该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第二晶体管的第二端，该第二开关的控制端耦接至该时脉信号，以及该第二开关的第二端耦接至该参考电压。
10.如权利要求8所述的锁存器，其特征在于，该第一晶体管对电路更包括: 开关，其第一端耦接至该第一晶体管的第二端，该开关的第二端耦接至该第二晶体管的第二端，以及该开关的控制端耦接至时脉信号。
11.如权利要求1所述的锁存器，其特征在于，该第二晶体管对电路更包括: 第五晶体管，其第一端耦接至该第三晶体管的第二端，该第五晶体管的控制端耦接至该第三晶体管的控制端；以及 第六晶体管，其第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第四晶体管的控制端。
12.如权利要求11所述的锁存器，其特征在于，该第二晶体管对电路更包括: 第一开关，其第一端耦接至该第三晶体管的第二端，该第一开关的控制端耦接至时脉信号，以及该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第四晶体管的第二端，该第二开关的控制端耦接至该时脉信号，以及该第二开关的第二端耦接至该参考电压。
13.如权利要求11所述的锁存器，其特征在于，该第二晶体管对电路更包括: 开关，其第一端耦接至该第三晶体管的第二端，该开关的第二端耦接至该第四晶体管的第二端，以及该开关的控制端耦接至时脉信号。
14.如权利要求1所述的锁存器，其特征在于，该第一电流路径的第二端与该第二电流路径的第二端耦接至第一电源电压，以及该第三电流路径的第二端与该第四电流路径的第二端耦接至第二电源电压。
15.如权利要求1所述的锁存器，其特征在于，更包括: 第一开关，其第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第一开关的第二端耦接至第一电源电压；以及 第二开关，其第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第二开关的第二端耦接至第二电源电压。
16.如权利要求1所述的锁存器，其特征在于，更包括: 第一开关，其第一端耦接至该第三晶体管的控制端，该第一开关的第二端耦接至参考电压；以及 第二开关，其第一端耦接至该第四晶体管的控制端，该第二开关的第二端耦接至该参考电压。
17.如权利要求16所述的锁存器，其特征在于，更包括: 第三开关，其第一端耦接至该第一晶体管的控制端； 第四开关，其第一端耦接至该第二晶体管的控制端；以及 第五开关，其第一端耦接至该第三开关的第二端与该第四开关的第二端，该第五开关的第二端耦接至该参考电压。
18.如权利要求17所述的锁存器，其特征在于，更包括: 第六开关，其第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第六开关的第二端耦接至第一电源电压；以及 第七开关，其第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第七开关的第二端耦接至第二电源电压。
19.如权利要求16所述的锁存器，其特征在于，更包括: 动态前置放大器电路，其依照第一输入信号与第二输入信号进行前置放大器操作，以对应输出第一内部信号至该第二开关的控制端与该第三开关的控制端，以及对应输出第二内部信号至该第一开关的控制端与该第四开关的控制端。
20.如权利要求19所述的锁存器，其特征在于，该动态前置放大器电路包括: 第五晶体管，其控制端接收时脉信号； 第六晶体管，其第一端耦接至该第五晶体管的第一端，该第五晶体管的第二端耦接至第一电源电压，该第六晶体管的控制端接收该第一输入信号； 第七晶体管，其控制端接收该时脉信号； 第八晶体管，其第一端耦接至该第七晶体管的第一端，该第七晶体管的第二端耦接至该第一电源电压，该第八晶体管的控制端接收该第二输入信号；以及 第九晶体管，其第一端耦接至该第六晶体管的第二端与该第八晶体管的第二端，该第九晶体管的控制端接收该时脉信号，该第九晶体管的第二端耦接至第二电源电压。
21.如权利要求1所述的锁存器，其特征在于，该第一电流路径、该第二电流路径、该第三电流路径与该第四电流路径中至少一者的电压作为该锁存器的一比较結果。
22.如权利要求1所述的锁存器，其特征在于，更包括: 输出级电路，其第一输入端、第二输入端、第三输入端与第四输入端分別耦接至该第一电流路径、该第四电流路径、该第二电流路径与该第三电流路径，其中该输出级电路依据该第一输入端、该第二输入端、该第三输入端与该第四输入端而对应输出该锁存器的比较結果O
23.如权利要求22所述的锁存器，其特征在于，该输出级电路包括: 第五晶体管，其控制端耦接至该输出级电路的该第一输入端； 第六晶体管，其第一端耦接至该第五晶体管的第一端，该第五晶体管的第二端耦接至该第一电源电压，该第六晶体管的控制端接收时脉信号； 第七晶体管，其第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端耦接至该输出级电路的该第二输入端，而该第七晶体管的第二端耦接至该第二电源电压； 第八晶体管，其控制端耦接至该输出级电路的该第三输入端； 第九晶体管，其第一端耦接至该第八晶体管的第一端，该第八晶体管的第二端耦接至该第一电源电压，该第九晶体管的控制端接收该时脉信号；以及 第十晶体管，其第一端耦接至该第九晶体管的第二端，该第十晶体管的控制端耦接至该输出级电路的该第四输入端，而该第十晶体管的第二端耦接至该第二电源电压。
24.一种锁存器的操作方法，其特征在于，包括: 配置第一交叉耦合对电路，其中该第一交叉耦合对电路包含第一电流路径与第二电流路径，该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径； 配置第一晶体管对电路，其中该第一晶体管对电路包含第一晶体管与第二晶体管，该第一晶体管的第一端耦接至该第一电流路径的第一端，该第二晶体管的第一端耦接至该第二电流路径的第一端； 配置第二晶体管对电路，其中该第二晶体管对电路包含第三晶体管与第四晶体管，该第三晶体管的控制端耦接至该第一交叉耦合对电路的该第一电流路径，而该第四晶体管的控制端耦接至该第一交叉耦合对电路的该第二电流路径； 配置第二交叉耦合对电路，其中该第二交叉耦合对电路包含第三电流路径与第四电流路径，该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径； 在将输入信号注入所述第一电流路径、所述第二电流路径、所述第三电流路径或所述第四电流路径后的信号转态期间，由该第一交叉耦合对电路以及该第二交叉耦合对电路将注入的该输入信号放大；以及 在稳态期间，由所述第一晶体管对电路截止所述第一电流路径或所述第二电流路径的静态电流，以及由所述第二晶体管对电路截止所述第三电流路径或所述第四电流路径的静态电流。
25.—种比较器,其特征在于,包括: 第一交叉耦合对电路，包含第一电流路径与第二电流路径，其中该第一电流路径的控制端耦接至该第二电流路径，而该第二电流路径的控制端耦接至该第一电流路径； 第一晶体管对电路，包含第一晶体管与第二晶体管，其中该第一晶体管的第一端耦接至该第一电流路径的第一端，该第二晶体管的第一端耦接至该第二电流路径的第一端；第二晶体管对电路，包含第三晶体管与第四晶体管，其中该第三晶体管的控制端耦接至该第一交叉耦合对电路的该第一电流路径，而该第四晶体管的控制端耦接至该第一交叉耦合对电路的该第二电流路径； 第二交叉耦合对电路，包含第三电流路径与第四电流路径，其中该第三电流路径的控制端耦接至该第四电流路径，该第四电流路径的控制端耦接至该第三电流路径，该第三电流路径的第一端耦接至该第三晶体管的第一端，该第四电流路径的第一端耦接至该第四晶体管的第一端，该第一晶体管的控制端耦接至该第三电流路径，而该第二晶体管的控制端耦接至该第四电流路径； 第一开关，其第一端耦接至该第一电流路径的第二端与该第二电流路径的第二端，该第一开关的第二端耦接至第一电源电压； 第二开关，其第一端耦接至该第三电流路径的第二端与该第四电流路径的第二端，该第二开关的第二端耦接至第二电源电压； 控制电路，其包括第一控制电路、第二控制电路或第三控制电路；以及 动态前置放大器电路，其依照第一输入信号与第二输入信号进行前置放大器操作，以对应输出第一内部信号与第二内部信号至所述控制电路； 其中所述第一控制电路包括第三开关、第四开关、第五开关、第六开关与第七开关，该第三开关的第一端耦接至该第三晶体管的控制端，该第三开关的第二端耦接至参考电压，该第四开关的第一端耦接至该第四晶体管的控制端，该第四开关的第二端耦接至该参考电压，该第五开关的第一端耦接至该第一晶体管的控制端，该第六开关的第一端耦接至该第二晶体管的控制端，该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端，该第七开关的第二端耦接至该参考电压，该动态前置放大器电路输出该第一内部信号至该第四开关的控制端与该第五开关的控制端，以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端与该第六开关的控制端； 其中所述第二控制电路包括第三开关与第四开关，该第三开关的第一端耦接至该第三晶体管的控制端，该第三开关的第二端耦接至参考电压，该第四开关的第一端耦接至该第四晶体管的控制端，该第四开关的第二端耦接至该参考电压，该动态前置放大器电路输出该第一内部信号至该第四开关的控制端，以及该动态前置放大器电路输出该第二内部信号至该第三开关的控制端；以及 其中所述第三控制电路包括第五开关、第六开关与第七开关，该第五开关的第一端耦接至该第一晶体管的控制端，该第六开关的第一端耦接至该第二晶体管的控制端，该第七开关的第一端耦接至该第五开关的第二端与该第六开关的第二端，该第七开关的第二端耦接至该参考电压，该动态前置放大器电路输出该第一内部信号至该第五开关的控制端，以及该动态前置放大器电路输出该第二内部信号至该第六开关的控制端。
【文档编号】H03K19/094GK104426530SQ201410014097
【公开日】2015年3月18日 申请日期:2014年1月13日 优先权日:2013年9月4日
【发明者】蔡嘉明, 郭柏均, 陈博玮 申请人:财团法人工业技术研究院