低失真可编程电容阵列的制作方法
【专利摘要】在一个示例实施例中，提供了通过利用控制电路来打开和关闭MOSFET开关阵列用于输入端（Vin）低失真和最小化线性度劣化的可编程电容阵列。控制电路响应于Din控制信号而打开MOSFET以在输入端加载电容，并关闭以从输入端去除电容。当意图加载具有输入的电容时，MOSFET被持续打开。当意图从输入端（Vin）去除或卸载电容时，MOSFET主要是关闭的，但是，当输入端的电容负载对系统可以容忍（即无所谓）时，MOSFET还是周期性地接通短暂的一段时间，从而确保由于可编程电容器阵列系统最小化Vin的线性退化。
【专利说明】低失真可编程电容阵列
[0001]优先权数据
[0002]本申请请求于2013年3月14日提交的临时专利申请序列号61/784295的优先权，该申请通过弓I用将其整体并入本文。
【技术领域】
[0003]本发明总体上涉及电容阵列，更具体地涉及用于实现低失真可编程电容器阵列的装置、方法以及系统。
【背景技术】
[0004]可编程电容器阵列通常被配置为具有每个串联连接到电容阵列之一的开关阵列，所述电容阵列依次连接到输入。阵列的每个开关可以打开以在阵列的输入端加载电容器或关闭以输入端移除电容器。当可编程电容器阵列的开关使用开关设备(诸如，例如MOSFET晶体管)实现时，虽在离线状态下，开关设备的非线形可导致在阵列输入端的输入信号失真或恶化。因此，其中开关设备对输入信号的非线性影响被减小或最小化的可编程电容器阵列将提供优势。
【专利附图】
【附图说明】
[0005]图1A示出根据本公开的示例实施例的可编程电容器的电路；
[0006]图1B示出了图1A的示例实施例中的示例信号波形；
[0007]图2A示出了根据图1A的示例实施例的可编程电容器的可能实现的电路；
[0008]图2B示出了图2A的示例实施例的示例信号波形；
[0009]图3示出了根据本公开的另一实施例实施为可编程电容器阵列的一部分的图1A的可编程电容器；
[0010]图4示出根据本公开的另一示例实施例的差分系统中实现的图1A的可编程电容器；
[0011]图5A示出根据本公开的又一示例实施例的开关电容采样并保持电路中实施的图1A的可编程电容器；
[0012]图5B示出图5A的示例实施例的信号波形；
[0013]图6A示出根据本公开的又一示例实施例的可编程电容器；
[0014]图6B示出图6A的示例实施例的信号波形
【具体实施方式】
[0015]本发明一般地涉及低失真可编程电容器阵列的装置、系统、电路和方法。在一个示例实施例中，可编程电容器阵列通过利用控制电路来控制MOSFET开关提供低失真并最小化Vin信号对阵列输入的线性劣化。MOSFET开关的漏极被耦合到电容，该电容耦合到阵列的输入端。控制电路响应于Din信号而打开MOSFET以在输入端加载电容，并关闭以从输入端去除电容。当意图加载具有输入的电容时，MOSFET被连续地打开。当意图从输入端(Vin)去除或卸载电容时，MOSFET主要是关闭的，但是，当输入端的电容负载对系统可以容忍(SP无所谓)时，MOSFET还是周期性地接通短暂的一段时间。这最小化输入端的该线性退化。否贝丨J，如果MOSFET持续关闭，输入的线性度会降低。
[0016]在称为“开关电容器电路’的一类电路中，时间期间[当在输入端加载电容不重要]普遍使用。换句话说，当该电容已经由关闭MOSFET的Din信号从输入端(Vin)去除时，控制电路响应于时钟打开和关闭M0SFET。在该示例实施例中，时钟可定期充电MOSFET的漏极电压VD到MOSFET源极的电压VS。当MOSFET由时钟信号打开和关闭时，VD接近VS。这可以防止以高频Vin打开MOSFET并最小化线性劣化。在该示例性实施例的实施方式中，控制电路可以通过利用逻辑以在MOSFET的栅极输入产生控制信号来实现。DIN信号和时钟可以被输入到该逻辑。该实施例可经配置以允许所述控制电路在合适时间通过打开和关闭MOSFET周期性地缩短MOSFET的漏节点到其源电压。如本公开中所使用的，Vin表示对阵列输入端的任何输入信号。在可替换方案中，时钟可以非周期方式提供开关。如本公开所使用的，Din是指可用于控制可编程电容阵列的开关设备开关的任何输入信号。控制电路表示经配置以接收至少一个输入信号(例如，Din信号)并用于向开关设备提供控制信号的任何电路或逻辑。
[0017]根据本公开的另一示例性实施例，MOSFET可以是NMOS晶体管，以及逻辑电路可在低或高逻辑电平生成控制信号，以响应于第一输入信号和时钟提供MOSFET的栅极上的电压VG。MOSFET的源极可以耦合到处于电压VS的电压源和MOSFET的背栅可被耦合到处于电压VPW的电压源。本实施例的电路和参数可经配置以使得当控制信号为低电平以及晶体管关闭时，栅极VG的电压小于(VD，VS)，以及背栅电压VPW小于(VD和VS)。这可以防止实施例的可编程电容器阵列中MOSFET的P-阱或P-衬底二极管的打开。
[0018]根据本公开的进一步示例实施例，低失真可编程电容器可在多个低失真电容阵列中实现。
[0019]根据本公开的进一步示例实施例，低失真可编程电容器可在差分系统或差分系统中多个低失真可编程电容器阵列中实现。
[0020]根据本公开的又一示例实施例，低失真可编程电容器也可以由开关电容采样并保持系统中实现，或者在一个或多个采样并保持系统中的多个低失真可编程电容器的阵列中实现。
[0021]根据本公开的又一示例实施例，通过设置使用DPW1 二极管的可编程电容器的NMOS晶体管的漏极电压VD提供低失真而实施电路，所述DPW1 二极管存在于NMOS背栅(P讲)和NMOS漏极VD之间。在本实施例中，控制信号被输入到背栅，近似当NMOS晶体管已由施加到其栅极的第一输入信号关闭时，所述背栅设置VD和VS。
[0022]虽然本公开的示例实施例的特定实施例可被描述为包括NMOS器件作为MOSFET开关，但可以理解:通过对电压和信号参数的适当修改，PMOS器件可用于可编程电容器阵列的所公开实施例的替代实施例中，用于代替NMOS设备。
[0023]在本公开的一个示例实施例中，提哦在可编程电容器的输入信号具有具有低失真并最小化线性退化的和可编程电容器阵列。现在参照图la，其中示出根据本公开的示例实施例的可编程电容器阵列100。图1a的电路包括晶体管NM0S1、电容器Cl (具有值C)，以及包括逻辑110的控制电路。电容器Cl耦合节点nx到接收输入信号Vin的输入112。该信号Vin可具有电压值和转换率的任何范围。NMOSl的漏极端子104可耦合到节点nx并处于电压电势VD。NMOSl还具有可被耦合到电压电位VS的源极端子106，耦合到逻辑110并处于电压电势VG的栅极端子102，和耦合到处于电压电位VPW的节点的背栅端子108。逻辑110可提供处于高(vhigh)或低(vlow)逻辑电平的控制信号，以响应于Din信号和时钟(CLK)提供在NMOSl的栅极的电压VG。二极管DPW表示NMOSl的p-阱或P-衬底内部二极管。Cp表示NMOSl的内部寄生电容。在图1A的实施例中，晶体管NMOSl可被打开以加载输入端Vin与Cl，或晶体管NMOSl可被关闭以卸载输入端Vin与Cl。这两个选项代表可编程电容器Cl的两个状态。当NMOSl如果打开时，没有大的线性降解效果。然而，如果NMOSl关闭，当NMOSl只永久关闭在静止状态时，Vin的线性度可显著降解。为了避免这种情况，在其中输入信号Vin上电容Cl的负载不会影响该系统的短暂时间，晶体管NMOSl可被打开以设定漏极电压VD为所需状态。在此“停机时间”，VD被短路到VS并因此取决于多种因素，例如驱动VS的电路阻抗、NMOSl的阻抗、Cp、C与Vin网络的阻抗、在多个时钟周期段上VD接近VS。只要时钟速率足够快以提供对VD的漏电流，VD将在平均值上接近VS。
[0024]本公开的实施例可以避免不具有本实施例特征实施的当前可编程电容器阵列中出现的问题。例如，可编程电容器阵列可使用类似于图1A配置的NMOS晶体和电容器实现，但没有诸如逻辑110或其它电路的任何控制电路。在这种情况下，NMOS晶体管上栅极的单一信号(诸如，Din)可用于打开NMOS晶体管以在输入端加载电容和关闭NMOS晶体管以从输入端去除电容。当NMOS晶体管打开时，可编程电容器系统(包括电容器和NMOS晶体管)不降低输入电压信号的线性度。这是因为:当NMOS晶体管处于开启时，节点nx被连接到NMOS晶体管的源极上的节点并不与信号Vin移动。然而，当NMOS晶体管关闭时，衰减Vin信号出现在节点nx，这将由于NMOS晶体管的影响使得Vin信号显著线性退化。如果电路驱动Vin的具有有限阻抗，诸如，例如50或75欧姆，这可能会发生。线性退化起因于如下事实:NM0S晶体管NMOSl和P阱(如果该过程是三阱工艺)或P-基板内部二极管DPW可不希望地对于一定输入信号打开。当NMOS晶体管处于关闭状态(即VG低)时，节点nx是浮动的，并通过泄漏DPW定义。因此，nx稳定接近电压VPW。也就是说，当NMOS关闭时，VG=VS=VPW=Vd=OV。当输入信号Vin迅速移动时，nx与它一起移动，这将导致nx低于地电位(即0V)，使两个NMOS晶体管NMOSl和DPW都打开，从而显著降低了 Vin的线性度。这是因为有效负载电容变是Vin的非线性函数，使得非线性的高频电流通过电容器Cl。在本公开的示例性实施例中避免了该问题。
[0025]在图1A的实施例中，当NMOSl关闭以及漏极节点电压VD (在节点nx)是浮置时，避免在高频Vin的NMOSl打开。同时可以避免在高频Vin的NMOSl的DPW(p阱或p衬底二极管)打开。本实施例经配置，以便在Vin的电压值与转换率的期望范围内避免打开。为了实现避免在高频的NMOSl打开和DPW打开，NMOSl的源极和漏极(虽然在关闭状态)可标定偏置够大于NMOSl的栅门的电位，以及NMOS P-阱(也称为P衬底或背阱)应反向偏置。也就是说，关系VG (当低时)〈(VD，VS)和VPW〈(VD，VS)需要保持。VG (当低时)和VPW应低于VD和VS到什么程度取决于几个因素，如Vin的最大峰-峰值信号摆幅和C (Cl的电容)至Cp的比例。这可以通过失真模拟或计算来确定。
[0026]现在参照图1B,在其中示出图1A的示例实施例的所示示例信号。图1B示出了输入信号(Din和CLK)和在电路100的逻辑部分110的输出端提供VG的输出控制信号的时序图。图1B示出了 Din和CLK如何可用来产生控制信号VG。当Din为低电平时，其设置VG为高电平，以及NMOSl被接通并在阵列100的输入端加载Cl。当Din为高电平和CLK为高电平时，电平Cl从输入中删除，所述电容器是浮动的。当Din为高电平时，CLK信号然后可以用来打开和关闭NMOSI。根据该实施例，生成CLK的时钟用于在CLK的“关闭时间”期间实现节点VD (即，短接节点VD到VS)的定期充电。关闭时间被定义为当CLK为逻辑电平低并等于vlow。在本实施例中，当CLK为高电平以及Din为高电平时，电容器Cl被浮悬并通过NMOSl关闭而从输入中去除。当Din为低时，NMOSl打开并加载输入端Vin与电容Cl。当NMOSl打开时，不存在失真的问题，因为节点性病不漂浮，因此当CLK为低时，VG的性能(如图1B的120所示)不重要-VG可以较高，其使用较少功率，或VG可切换为低。
[0027]现在参照图2A，其中是根据图1A的示例实施例的可编程电容器的电路的可能实施方式。图2A的实施例类似于图1A，区别在于:对相应部件，参考数字100-112用标号200-212代替。图2A示出图1A的电路，逻辑110实施为使用NAND门210的控制电路，该NAND门210响应于Din和时钟(CLK)输入而提供控制信号来驱动VG。图2A还示出了 NAND门210上的电压源vhigh和vlow，以及电压源提供VS的电位.5伏和VPW的-1.5伏的电压。
[0028]现在参照图2B,其中示出图2A的示例实施例的示例信号波形。如图2B所示,NAND门210操作以输出控制信号，用于提供信号VG。图2A的操作和为图1A所描述的一样。图2A还示出了可用于在NAND栅极210上实施实施例为vhigh=l.8V, v1w=OV以及电压源VS=0.5V，和VPW=-L 5V的一些电压的示例。图2A所示的电压源可以使用某种形式的片上或片外参考电压、电荷泵和/或电压缓冲器或任何其他类型的电压源实施。图2A的实施提供了类似于图1A的优势:最小化见于可编程电容器的输入端Vin的线性度退化。
[0029]现在参照图3，根据本公开的另一示例实施例，其中示出利用图1A的实施例的可编程阵列中的多个电容。图1A的可编程电容器100的实施例可用于创建图3所示的可编程电容器阵列300。在图3中，每个单独结构301A、301B、301C...301N可类似图1A实施并分别耦合到电容CO、Cl、C2...Cn，分别提供了这些实施例的优点。此外，图1A的实施例可以用作如图4所示的差分系统400的一部分，其包括晶体管匪50、匪51和匪56，以及电容器C41和C42。在本实施例中，匪50具有耦合到C41的漏极404，耦合到电位VS的节点的源极406，耦合到电势VG的节点的栅极402，以及耦合到电势VPW的节点的背栅408。匪51具有耦合至C42的漏极414，耦合到电位VS的节点的源极416，耦合到电势VG的节点的栅极412，以及耦合到电势VPW的节点的背栅418。匪56具有耦合到C42的漏极424，耦合到C41的源极426，耦合到电势VG的节点的栅极422，以及耦合到电势VPW的节点的背栅428。C41被耦合到接收输入信号Vin -的输入端412，以及C42被耦合到接收输入信号Vin+的输入端442。在图4中，例如与图1A的NMOSI所述的电压VG—样，实施并类似地控制输出控制信号的控制逻辑，该控制信号提供对匪50、匪51、匪56的栅极上的电压VG。图4的实施例还可以结合图3中所示的实施例中，以在具有降低的线性度退化的差分系统中建立可编程电容器阵列。
[0030]现在参照图5A，其中示出根据本发明的再一示例实施例的开关电容采样并保持电路中实施的图1A的可编程电容。取样并保持系统500类似于图1A的实施例，具有另外的运算放大器(opamp) 520,每个标签它们的控制输入信号qip、ql、q2的开关和电容器CF、CSAMPLE。采样并保持系统500的其余组件可被示为类似于图1A的实施例实施，不同之处在于:逻辑110由逻辑501表示，以及附图标记100-112由标记500-512取代。为简单起见，取样并保持系统500示出单端，但可以在替代实施例可以实现为差分系统。此外，可编程电容器C5可以在替代实施例中被实现为可编程电容器阵列C0...Cn。图5B示出图5A的实施例的输入波形以及在NM0S5的栅极提供VG的产生的控制信号。
[0031]再次参照图5A，当ql和qlp是高电平时，输入端Vin由电容CSAMPLE跟踪。在此跟踪期间，可编程电容器C5可经配置以加载输入端Vin (即，NM0S5打开，和Din为低电平)或不加载输入端Vin (B卩，NM0S5关闭，和Din为高电平)。当qlp变低时，通过冻结经过的电荷而对电容CSAMPLE进行采样。在qlp变为低电平之后的预定时间，ql也变低，从Vin断开C5和CSAMPLE。在这段时间内，当ql为低电平时，C5的状态不会影响Vin，以及该时间段(“停机时间”)可用来充电节点504，NM0S5的漏极为VS。如图5B的逻辑波形所示，当Din为高电平以及ql为高电平时，图5A中的逻辑501使VG为低电平，然而，当ql变为低电平时，即使Din为高电平，VG被强制为高电平，使得在ql为低电平的“关闭时间”期间504充电到VS。在取样并保持操作中，当q2变为高电平时，CSAMPLE上的电荷被转移到反馈电容器CF，用于在运算放大器(op amp) 520的帮助进行进一步的处理。请注意:当Din为低电平时，目标是通过打开NM0S5加载输入端Vin与C5，因为没有线性退化的关注，如当NM0S5关闭以及C5是浮动的情况下，VG的信号可以如图5B所示保持高位。图5B中VG的波形的阴影区域表示“不关心”区域，其中VG可以低或高，而不会影响系统的性能。
[0032]图1A-5A的示例实施例包括经实施以使用CLK和Din而控制MOSFET开关的栅极电压VG的逻辑电路，用于当即使Din为高电平，但CLK为低电平(它被认为是“停机时间”时间)时短路VD到VS。这确保当VG是低电平时，nx (或VD)被设置为适当电压，大约等于VS0现在参照图6A，其中根据本公开的又一示例实施例示出了可编程电容器。图6A的电路包括晶体管NM0S6、电容器C6 (具有值C)以及包括逻辑2601的控制电路。电容器C6耦合节点nx到接收输入信号Vin三维输入端612。NM0S6具有被耦合到节点N并处于电压电势VD的漏极端子604。NM0S6也具有耦合到由电压VSRC设置的电压电势VS的源极端子606，处于电压电势VG的背栅端608，以及处于电压电视VPW的栅极端子602。逻辑2601提供高(Vhigh2)或低(vlow2)逻辑电平的控制信号，以在匪S06的背栅608提供电压VPW。二极管DPffl和DPW2表示NM0S6的p阱或p衬底内部二极管。在图6A的实施例中，VD通过使用内部DPWl 二极管设置，该内部DPWl 二极管存在于NM0S6背栅608 (B卩，p阱节点)和处于VD的NM0S6漏极604之间。在图6A中，NM0S6的栅极602由信号Din通过包括逆变器614的输入电路驱动，逆变器614提供VG并控制nx是否悬空(当Din为高电平时)或连接到VSRC(当Din为低电平时)。该VPW信号可以使用逻辑2电路601创建并输出到NM0S6的背栅608上。逻辑2601由两个输入端-CLK和Dinx控制。Dinx等同于Din，但具有分别由Vhigh2和vlow2设置的高、低电压电平。vlow2被选择，以使得当VPW=vlow2时二极管DPW1和DPW2关闭(即反向偏置)，以及Vhigh2被选择，以使当VPW=Vhigh2时二极管DPWl接通并充分上拉nx至lj“Vhigh2-Vw—DPW”。这里，Voopw是通常是0.7V左右但随着设备处理改变的近似二极管导通电压。当Din和Dinx为低电平时，脉冲VPW为高电平并不重要，VPW可以保持低电平，因为NMOS晶体管在这种情况下打开以及节点nx的电潜约等于VSRC。当Din和Dinx是低电平时，以VPW波形上的“不关心”虚线框620的形式，这一观察表明在图6B所示的时序波形中。
[0033]对于逻辑2电路601的一个替代实施例可以使用elk的逆转版本(即clkB)作为输入。在该实施方式中，不需要使用Dinx作为逻辑2电路601的输入。使用“当Din和Dinx为低电平时VPW可保持低电平以节省电力”的事实的逻辑2601的另一个可能的替换实施例使用“Dinx AND NOT (CLK)”= “Dinx和CLKB”或任何其它等效的组合逻辑以产生VG的逻辑进行实现。请注意:图6A所示的电路可使用诸如P阱中NM0S6的NMOS设备或η阱中PMOS设备进行实施。另外，在图6Α中，vhigh、vlow、vhigh2、vlow2和VSRC是电压源,其通常使用某种形式的片上或片外参考电压、电荷泵实现，并可以是电压缓冲器或任何其他类型的电压源。具有实施电路的多个可替换方式以产生vhigh、vlow、Vhigh2、vlow2和VSRC。VSRC和NM0S6源606之间图6A的电阻器618是可选的电流限制元件，当VPW等于Vhigh2时，它将限制通过DPW2的电流。
[0034]上述各实施例的讨论中，开关和晶体管被认为当控制信号是高电平时打开，以及当控制信号是低电平时关闭，例如对于NMOS晶体管的情况。然而，应该指出:使用备用开关和备用驱动级是实施开关的统一可变的选择。即，PMOS晶体管可以取代具有补充门驱动电路的NMOS晶体管，使用控制信号的两极，NMOS和PMOS晶体管可以并行使用。
[0035]在一个示例实施例中，图的任何数量的数字电路可以在相关电子设备的主板或集成电路上实现。该集成电路可以是任何类型的应用。主板可以是装载电子设备的内部电子系统的各种组件并进一步对其它外围设备提供接口普通的电路板。更具体地，主板可提供系统的其它部件可通过其电气通信的电气连接。任何合适的处理器(包括数字信号处理器、微处理器、芯片组支持等)、存储器元件等可以根据特定配置需求、处理需求、计算设计等适当地耦合到主板。其他部件(诸如，外部存储、附加的传感器、用于音频/视频显示的控制器和外围设备)可以通过电缆或集成到主板本身连接到主板，作为插入式卡。
[0036]需要注意:本文所提供的众多实例、交互可以以两个、三个、四个或更多个电部件来描述。然而，本公开为清楚起见，并仅作为示例。应当理解:该系统可以任何合适方式进行合并。沿着类似的设计替换方案，任何示出的组件、模块和附图的元件可以以各种可能配置组合，所有这些在本说明书的范围之内是清楚的。在某些情况下，通过仅参考数量有限电气元件描述给定流程组的一个或多个功能是更容易的。应当理解:附图的电路及其教导都是容易扩展的并可容纳大量部件，以及更复杂/精密的安排和配置。因此，当潜在应用到多个其它体系时，提供的实施例不应该限制或抑制电路的广泛教导的范围。
[0037]注意:在本说明书中，包含在“ 一个实施例”、“示例实施例”、“实施例”、“另一实施例”、“ 一些实施例”、“各种实施例”、“另一实施方案”、“替代实施例”等中对各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用用于表示在本发明的一个或多个实施例中包括的任何该特征，但可或不可必然组合在相同实施例中。
[0038]在某些上下文中，本文所讨论的特征和实施例可以适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流检测、仪器(可以是高度精确的)和其他数字处理的系统。
[0039]此外，上面所讨论的一些实施例可提供在数字信号处理技术中，用于医疗成像、病人监护、医疗仪器和家庭医疗保健。这可包括肺显示器、加速度计、心脏速率监视器、心脏起搏器等。其他应用可以涉及汽车技术的安全系统(例如，稳定控制系统、驾驶辅助系统、制动系统、信息娱乐系统和任何形式的内部应用)。此外，动力总成系统(例如，在混合动力和电动汽车)可以使用在电池监测，控制系统，报告控制，维护活动等中的高精度的数据转换产品O
[0040]在另一些示例方案中，本发明的教导可以适用于工业市场，包括帮助提高生产力、能源效率和可靠性的过程控制系统。在消费类应用中，上面讨论的信号处理电路的教导可用于图像处理、自动对焦和图像稳定(例如，用于数码相机，便携式摄像机等)。其他消费应用可以包括用于家庭影院系统、DVD刻录机和高清电视的音频和视频处理器。然而，其他消费应用可以涉及先进的触摸屏控制器(例如，对于任何类型的便携式媒体设备)。因此，这些技术可以很容易成成为智能手机、平板电脑、安防系统、个人电脑、游戏技术、虚拟现实、模拟训练等的一部分，。
[0041]许多其它的改变、替换、变化、改变和修改对于本领域技术人员可以确定，旨在于所有这样的改变、替换、变化、改变和修改落入所附权利要求书的范围内。为了协助美国专利和商标局(USPTO)以及此外在本申请上提出的任何专利的任何读者解释所附权利要求， 申请人:谨指出: 申请人:(a)不打算任何所附的权利要求援引美国法典第35 (6)第6段第112条，因为它存在于申请日，除非单词“用于…的装置”或“用于…的步骤”在特定权利要求中专门使用；以及(b)不打算在本说明书的任何陈述限制以没有体现所附权利要求的任何方式而限制本公开。
【权利要求】
1.用于最小化输入信号的线性度退化的低失真可编程电容器，所述电容器在由时钟输入定义的时间段内有效，并包括: Vin输入，用于接收在选定范围具有电压值和变化率的Vin信号； 电容器，连接在Vin的输入端和第一节点之间； 具有栅极的晶体管，漏极耦合到所述第一节点，源极耦合到处于电压VS的晶体管，耦合到处于电压VPW的第三节点的背栅端子，在所述第一和第三节点之间的内部寄生PN二极管，所述晶体管经配置以响应于在所述栅极上的VG信号打开并加载Vin输入与电容器并关闭以从Vin的输入去除电容器的加载，以及 具有Din输入端和时钟输入端的控制电路，所述控制电路经配置以当DIN输入处于第一状态时提供VG信号以打开所述晶体管，并且当所述DIN输入处于第二状态时提供VG信号，以响应时钟输入的信号接通和切断所述晶体管， 其中，VS、VPW和VG的电压电平经选择，使得当VG信号关闭所述晶体管时，晶体管的晶体管和内部寄生PN 二极管在Vin的电压值与转换率的选定范围保持关闭。
2.根据权利要求1所述的低失真可编程电容器，其中，所述电容器包括第一电容器，晶体管包括第一晶体管，以及所述低失真可编程电容器进一步包括: 一个或多个第二电容，每个具有第一和第二端，所述第一端耦合到Vin的输入端； 一个或多个第二晶体管，每个具有耦合到所述一个或多个第二电容的第二端子的漏极，耦合到所述第二节点的源极，耦合到所述第三节点的背栅，以及耦合到控制电路以接收VG信号的栅极。
3.根据权利要求1所述的低失真可编程电容器，其中所述电容器包括通过第一开关耦合到所述输入的端子。
4.根据权利要求3所述的低失真可编程电容器，还包括耦合到所述电容器的端子的采样和保持电路。
5.根据权利要求4所述的低失真可编程电容器，其中电容器包括第一电容器，以及所述采样和保持电路包括: 具有耦合到地电位的正输入端、负输入端和输出端的运算放大器； 第二电容器，耦合在所述第一电容器的端子和所述运算放大器的负输入端之间:第三电容器，耦合在所述运算放大器的负输入端与输出端之间；和第二、第三和第四开关，分别耦合第一电容器的端子，所述运算放大器的负输入端与运算放大器的输出端与地电位。
6.根据权利要求1所述的低失真可编程电容器，其中所述电容器包括第一电容器，以及所述晶体管包括第一晶体管，所述低失真可编程电容器具有差分系统，包括: 用于接收Vin负信号的Vin负输入端； 第二电容器，耦合在Vin负输入端和第四节点之间； 第二晶体管，具有耦合至所述第四节点的漏极，耦合到所述第二节点的源极，耦合到所述第三节点的背栅端子，和耦合到所述控制电路以接收该VG信号的漏极。
7.根据权利要求6所述的低失真可编程电容器，还包括第三晶体管，具有耦合到第一节点的漏极，耦合到所述第四节点的源极，耦合到所述第三节点的背栅，以及耦合到所述控制电路以接收VG信号的栅极。
8.根据权利要求7所述的低失真可编程电容，其中所述第一和第二电容器分别通过第一和第二开关被稱合到Vin输入和Vin负输入端。
9.根据权利要求8所述的低失真可编程电容，还包括耦合到所述第一和第二电容器的采样和保持电路的差分实现。
10.用于最小化输入信号的线性度退化的低失真可编程电容器，所述电容器在由时钟输入定义的时间段内有效，并包括: Vin输入，用于接收在选定范围具有电压值和变化率的Vin信号； 输入电路，经配置以接收Din信号并响应于Din信号提供VG信号； 电容器，稱合在Vin输入端和第一节点之间； 晶体管，具有耦合到所述第一节点的漏极，耦合到处于电压VS的第二节点的源极，耦合到输入电路用于接收VG信号的栅极、耦合到第三节点的背栅，分别在所述第一节点和第一和第二节点之间的第二内部寄生PN 二极管，所述晶体管经配置以响应于VG信号打开并加载Vin输入与电容器并关闭以从Vin输入去除电容器的加载，以及 具有时钟输入的控制电路，所述控制电路经配置以提供第三节点上的VPW信号，其中VS、VPff和VG的电压电平经选择，以使得当VG信号关闭晶体管时，晶体管和晶体管的所述第一和第二内部寄生PN结二极管在Vin的电压值和转换率的所选范围保持关闭。
11.根据权利要求10所述的低失真可编程电容器，其中所述控制电路具有Dinx输入，用于接收和Din信号具有实 质上相同时序信号的Dinx信号。
12.根据权利要求10所述的低失真可编程电容器，其中输入电路和控制电路经配置以:提供第一和第二电压电平的VG和第三和第四电压电平的VPW，其中所述第一和第二电压电平不同于所述第三和第四电压电平。
13.根据权利要求10所述的低失真可编程电容器，还包括: 耦合在所述第二节点和供给VS的电压源VSRC之间的组件，其中当VPW由适当的控制电路驱动时，所述组件限制通过第二内部寄生PN 二极管的电流。
14.一种操作低失真可编程电容器用于最小化输入线性退化的方法，包括: 在输入端接收Vin信号，该Vin信号具有选定范围的电压和转换率，其中，所述输入通过电容器耦合到晶体管的漏极； 提供电压VS到源极以及电压VPW到晶体管的背栅； 提供VG信号到晶体管的栅极以打开所述晶体管，并响应于处理第一状态的Din信号加载输入端的电容； 提供VG信号到晶体管的栅极以当Din信号处于第二状态时响应于时钟信号打开和关闭所述晶体管，其中，所述VS、VPff和VG上的电压电平被选择，以使得，当VG信号关闭所述晶体管时，晶体管和晶体管的背栅和漏极之间的晶体管的内部寄生PN二极管在Vin信号的电压值和转换率的所选范围保持关闭。
15.根据权利要求14所述的方法，其中所述输入包括第一输入，所述晶体管包括第一晶体管，电容器包括第一电容器，并且所述接收包括接收在第一输入端的Vin正信号，所述方法还包括: 在第二输入端接收Vin负信号，所述Vin负信号具有选择范围的电压和转换率，其中，所述第二输入端通过第二电容器耦合到第二晶体管的漏极；提供电压VS到源极和电压VPW到第二晶体管的背栅； 提供VG信号到所述第二晶体管的栅极，以打开第二晶体管并响应于处于第一状态的Din信号而在所述第二输入端加载所述第二电容；和 提供VG信号到第二晶体管的栅极，以当Din信号处于第二状态时响应于所述时钟信号打开和关闭所述第二晶体管，其中，所述VS、VPW和VG上的电压电平经选择，使得当VG信号关闭所述第二晶体管时，第二晶体管和所述第二晶体管的背栅和漏极之间的第二晶体管的内部寄生PN 二极管在Vin负信号的电压值和转换率的所选范围保持关闭。
16.根据权利要求14所述的方法，还包括提供耦合到所述电容器的采样和保持电路，用于提供采样和保持输出信号Vout。
17.根据权利要求14所述的方法，还包括使用低失真可编程电容器以改变所述采样和保持电路的输入负载和跟踪带宽。
18.根据权利要求14所述的方法，其中所述晶体管包括第一晶体管的方法，该电容器包括第一电容器，并且其中所述方法还包括: 提供具有通过第二电容器耦合到所述输入的漏极至少一个第二晶体管，根据权利要求14的晶体管的操作，操作每个第一晶体管和每个至少一个第二晶体管，以提供可编程电容器阵列。
19.根据权利要求18所述的方法，还包括提供其耦合到第一和至少第二电容器的端子的采样和保持电路 ，用于提供采样和保持输出信号Vout。
20.根据权利要求19所述的方法，还包括:使用可编程电容器阵列，以改变采样和保持电路的输入负载和跟踪带宽。
【文档编号】H03K19/0944GK104052461SQ201410095276
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】S·德瓦拉简, L·A·辛格 申请人:美国亚德诺半导体公司