电平转移电路的制作方法
【专利摘要】一种电平转移电路，包括：第一NMOS晶体管，第二NMOS晶体管，第一PMOS晶体管，第二PMOS晶体管，第一限流器及第二限流器；第一NMOS晶体管的栅极及第一限流器的控制端共接；第二NMOS晶体管栅极及第二限流器控制端共接；第一限流器第一电极和第二限流器第一电极耦接到正电源；第一NMOS晶体管源极和第二NMOS晶体管源极耦接到地；第一限流器第二电极与第一PMOS晶体管源级耦接，第二限流器第二电极与第二PMOS晶体管源级耦接；第一PMOS晶体管栅极、第二PMOS晶体管漏极及第二NMOS晶体管漏极共接；第二NMOS晶体管栅极、第一PMOS晶体管漏极及第一NMOS晶体管漏极共接。所述电路可以限制贯通电流。
【专利说明】电平转移电路
【技术领域】
[0001 ] 本发明涉及电子电路【技术领域】，尤其涉及一种电平转移电路。
【背景技术】
[0002]在芯片级系统(System on Chip, S0C)的设计研发过程中，由于采用了不相兼容的电源电压等原因，系统内部常常出现输入/输出逻辑不协调的问题，因此需要进行电平转换。电平转移电路即是用于将低电压域所对应的高电平信号及低电平信号(Vina，Vinb)转换成高电压域对应的高电平信号及低电平信号(Vouta, Voutb),或相反的一种电子电路。
[0003]如图1所不，电平转移电路的输入信号Vina、Vinb为低电压域的一对反相信号,工作正电源Vdd为高电压电源，分别接于PMOS晶体管MPl和PMOS晶体管MP2的源极。NMOS晶体管MNl和MN2的源极接地。PMOS晶体管MPl的漏极、PMOS晶体管MP2的栅极以及NMOS晶体管丽I的漏极共接，形成输出端Outa。PMOS晶体管MP2的漏极、PMOS晶体管MPl的栅极以及NMOS晶体管丽2的漏极共接，形成输出端Outb。输出信号Vouta、Voutb为高电压域对应的高低电平信号。
[0004]图1所不电平转移电路的工作原理是:当输入信号Vina为高时,输入信号Vinb为低，因此NMOS晶体管MN2导通，NMOS晶体管MNl关闭，使输出端Outb的输出信号Voutb被拉低至地电位，进而使得PMOS晶体管MPl导通，高电源电压Vdd输出到输出端Outa，输出信号Vouta被拉升至高电压域的高电平信号。
[0005]相对应的，当输入信号Vina为低，而输入信号Vinb为高时，输出信号Vouta被拉低至地电位，而输出信号Voutb被拉升至高电压域的高电平信号。
[0006]图1所示电路中，由于输入信号Vin和输出信号Vout之间存在短暂延迟，会出现NMOS晶体管丽I与NMOS晶体管MPl同时导通，或者NMOS晶体管丽2与PMOS晶体管MP2同时导通的情况，导致产生由正电源Vdd直接到地的贯通电流，从而增加电路的功耗，影响输出效率，并且，贯通电流还会对正电源Vdd产生冲击。
【发明内容】
[0007]本发明实施例解决的问题是如何减小电平转移电路中贯通电流对电路的影响。
[0008]为解决上述问题，本发明实施例提供一种电平转移电路，包括:第一 NMOS晶体管，第二 NMOS晶体管，第一 PMOS晶体管，第二 PMOS晶体管，第一限流器以及第二限流器；所述第一 NMOS晶体管的栅极以及所述第一限流器的控制端共接，形成第一输入端；所述第二NMOS晶体管的栅极以及所述第二限流器的控制端共接，形成第二输入端；所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到正电源；所述第一 NMOS晶体管的源极和所述第二 NMOS晶体管的源极分别耦接到地；所述第一限流器的第二电极与所述第一PMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二 PMOS晶体管的源级耦接；所述第一 PMOS晶体管的栅极、所述第二 PMOS晶体管的漏极以及所述第二 NMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二 NMOS晶体管的栅极、所述第一PMOS晶体管的漏极以及所述第一 NMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
[0009]可选的，所述第一限流器为PMOS晶体管；所述第一限流器的控制端为PMOS晶体管的栅极，所述第一限流器的第一电极为PMOS晶体管的源极，所述第一限流器的第二电极为PMOS晶体管的漏极。
[0010]可选的，所述第二限流器为PMOS晶体管；所述第二限流器的控制端为PMOS晶体管的栅极，所述第二限流器的第一电极为PMOS晶体管的源极，所述第二限流器的第二电极为PMOS晶体管的漏极。
[0011]可选的，所述第一 PMOS晶体管的衬底耦接到正电源。
[0012]可选的，所述第二 PMOS晶体管的衬底耦接到正电源。
[0013]本发明实施例还提供了另一种电平转移电路，包括:第一 NMOS晶体管，第二 NMOS晶体管，第一 PMOS晶体管，第二 PMOS晶体管，第一限流器以及第二限流器；所述第一 PMOS晶体管的栅极与所述第一限流器的控制端共接，形成第一输入端；所述第二 PMOS晶体管的栅极与所述第二限流器的控制端共接，形成第二输入端；所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到负电源；所述第一 PMOS晶体管的源极和所述第二PMOS晶体管的源极耦接到正电源；所述第一限流器的第二电极与所述第一 NMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二 NMOS晶体管的源级耦接；所述第一NM0S、所述第二 NMOS晶体管的漏极以及所述第二 PMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二NMOS晶体管的栅极、所述第一NMOS晶体管的漏极以及所述第一 PMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
[0014]可选的，所述第一限流器为NMOS晶体管；所述第一限流器的控制端为NMOS晶体管的栅极，所述第一限流器的第一电极为NMOS晶体管的源极，所述第一限流器的第二电极为NMOS晶体管的漏极。
[0015]可选的，所述第二限流器为NMOS晶体管；所述第二限流器的控制端为NMOS晶体管的栅极，所述第二限流器的第一电极为NMOS晶体管的源极，所述第二限流器的第二电极为NMOS晶体管的漏极。
[0016]可选的，所述第一 NMOS晶体管的衬底耦接到负电源。
[0017]可选的，所述第二 NMOS晶体管的衬底耦接到负电源。
[0018]与现有技术相比，本发明实施例的技术方案具有以下优点:
[0019]通过限流器对流向第一 PMOS晶体管的贯通电流做限制，并利用第一 PMOS晶体管的栅源电压与所述贯通电流之间的负反馈作用，对电路中的贯通电流起到限制作用，从而减小电平转移电路中贯通电流对电路的影响。
[0020]进一步，通过将与输出端相耦接的MOS管的衬底连接到电源或地，使所述MOS管由于产生衬偏效应，导致阈值电压增大，从而起到抑制电路中的贯通电流的作用，从而减小电平转移电路中贯通电流对电路的影响。
【专利附图】
【附图说明】
[0021]图1是现有技术中的一种电平转移电路的电路结构示意图；
[0022]图2是本发明实施例中的一种电平转移电路的电路结构示意图；[0023]图3是本发明实施例中另一种电平转移电路的电路结构示意图。
【具体实施方式】
[0024]在现有技术中，由于电平转换电路的输入信号和输出信号之间存在短暂延迟，会出现连接输出端的导通管同时导通的情况，导致产生由电源直接到地的贯通电流，从而增加了电路的功耗，影响输出效率，并且贯通电流还会对电源产生冲击。
[0025]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0026]本发明实施例提供了一种电平转移电路，参照图2所示，所述电平转移电路包括:第一 NMOS晶体管201，第二 NMOS晶体管202，第一 PMOS晶体管203，第二 PMOS晶体管204，第一限流器205以及第二限流器206。其中，所述第一 NMOS晶体管201的栅极以及所述第一限流器205的控制端共接，形成第一输入端Vinl。所述第二 NMOS晶体管202的栅极以及所述第二限流器206的控制端共接，形成第二输入端Vin2。
[0027]所述第一限流器205的第一电极和所述第二限流器206的第一电极分别耦接到正电源Vdd，所述第一 NMOS晶体管201的源极和所述第二 NMOS晶体管202的源极分别耦接到地。所述第一限流器205的第二电极与所述第一 PMOS晶体管的源级耦接，所述第二限流器206的第二电极与所述第二 PMOS晶体管的源级耦接。
[0028]所述第一 PMOS晶体管203的栅极、所述第二 PMOS晶体管204的漏极以及所述第二NMOS晶体管202的漏极共接，形成所述电平转移电路的第一输出端Voutl ;所述第二 NMOS晶体管202的栅极、所述第一 PMOS晶体管203的漏极以及所述第一 NMOS晶体管201的漏极共接，形成所述电平转移电路的第二输出端Vout2。
[0029]本发明实施例可以用于将低压域转换为高压域，例如将低压域(0V，1.8V)转换为(0V, 2.8V)，此时正电源电压Vdd为2.8V，地为0V。当第一输入端Vinl的输入电压为OV时，第二输入端Vin2的输入电压为1.8V,而当第一输入端Vinl的输入电压为1.8V时,第二输入端Vin2的输入电压为0V。
[0030]在具体实施例中，所述第一限流器205为PMOS晶体管，所述第一限流器205的控制端为PMOS晶体管的栅极，所述第一限流器205的第一电极为PMOS晶体管的源极，所述第一限流器205的第二电极为PMOS晶体管的漏极。
[0031]所述第二限流器206为PMOS晶体管，所述第二限流器206的控制端为PMOS晶体管的栅极，所述第二限流器206的第一电极为PMOS晶体管的源极，所述第二限流器206的第二电极为PMOS晶体管的漏极。
[0032]如图2，由于第一限流器205的源极和第二限流器206的源极均连接到正电源Vdd,栅极分别连接到第一输入端Vinl和第二输入端Vin2，且正电源Vdd为2.8V，大于输入高电平时的电压值1.8V，即输入信号的高电平电压值低于输出信号的高电平电压值，因此导致第一限流器205和第二限流器206的Vgs始终小于0，使得第一限流器205和第二限流器206均不能被完全关断，而是在输入端输入信号的变化过程中提供有限的限流电阻，相当于一个压控电阻。当输入信号的电平电压与输出信号的电平电压值相差变大时，例如，当输入信号的电平电压值变为0V，而正电源Vdd仍为2.8V时，第一限流器205和第二限流器206的限流效果会减弱。[0033]相反的，由于第一 PMOS晶体管203的栅极和第二 PMOS晶体管204的栅极分别连接到第一输出端Voutl和第二输出端Vout2，而源极则分别连接到第一限流器205和第二限流器206，导致当第一输出端Voutl或第二输出端Vout2输出高电平电压值，即2.8V时，可以使第二 PMOS晶体管204或第一 PMOS晶体管203被完全关断，因此决定了其所在通路电流的大小。
[0034]以下简要介绍其工作原理:以第一 PMOS晶体管203为例，当由于输入信号和输出信号之间的短暂延迟，产生贯通电流时，第一 PMOS晶体管203的栅源电压Vgs =Voutl-Vdd-1.Rds，其中，Voutl为第一输出端Voutl的输出电压，Vdd为正电源，I为贯通电流，Rds为第一限流器205的导通电阻。由上述公式可见，如果贯通电流I增大，那么第一PMOS晶体管203的栅源电压Vgs就会减小，从而使得第一 PMOS晶体管203的漏极电流也减小，也即贯通电流I减小，从而形成贯通电流的负反馈机制，起到限制贯通电流的作用。可以理解的是，由于图2所示的电平转移电路为对称结构，因此第二 PMOS晶体管204由于与第一 PMOS晶体管203对贯通电流的限制原理相同，此处不再赘述。
[0035]在一种具体实例中，所述的第一 PMOS晶体管203的衬底耦接到正电源Vdd。所述第二 PMOS晶体管204的衬底耦接到正电源Vdd。
[0036]在上述的具体实例中，由于将第一 PMOS晶体管203的衬底和第二 PMOS晶体管204衬底均耦接到正电源Vdd上，因此，由于第一 PMOS晶体管203和第二 PMOS晶体存在衬偏效应，会导致各自的阈值电压(Vth)增加，从而能够进一步地起到抑制电路中贯通电流，也即尖峰电流。
[0037]在上述的具体实施例中，由于第一 PMOS晶体管203的衬底耦接于正电源Vdd，因此当产生贯通电流I时，第一 PMOS晶体管203的栅源电压Vgs = Voutl-Vdd-1.Rds，其中，Voutl为第一输出端Voutl的输出电压，Vdd为正电源，I为贯通电流，Rds为第一限流器205的导通电阻。因此同样可以形成对贯通电流的负反馈机制，从而起到限制限制贯通电流的作用。第二 PMOS晶体管204的限制原理与此相同。
[0038]本发明还提供了另一种电平转移电路，参照图3，包括:第一NMOS晶体管301，第二NMOS晶体管302，第一 PMOS晶体管303，第二 PMOS晶体管304，第一限流器305以及第二限流器306。所述第一 PMOS晶体管303的栅极与所述第一限流器305的控制端共接，形成第一输入端Vinl ;所述第二 PMOS晶体管304的栅极与所述第二限流器306的控制端共接，形成第二输入端Vin2。
[0039]所述第一限流器305的第一电极和所述第二限流器306的第一电极分别耦接到负电源Vss ;所述第一 PMOS晶体管303的源极和所述第二 PMOS晶体管304的源极耦接到正电源Vdd ;所述第一限流器305的第二电极与所述第一 NMOS晶体管的源级耦接，所述第二限流器306的第二电极与所述第二 NMOS晶体管的源级耦接。
[0040]所述第一 NMOS晶体管301、所述第二 NMOS晶体管302的漏极以及所述第二 PMOS晶体管304的漏极共接，形成所述电平转移电路的第一输出端Voutl ;所述第二 NMOS晶体管302的栅极、所述第一 NMOS晶体管301的漏极以及所述第一 PMOS晶体管303的漏极共接，形成所述电平转移电路的第二输出端Vout2。
[0041]本发明实施例用于将高压域转换为低压域，例如将高压域(0V，1.8V)转换为低压域(-2.8V，1.8V)，此时，如图3所示，正电源Vdd为1.8V，负电源VSS为-2.8V。当第一输入端Vinl的输入电压为OV时,第二输入端Vin2的输入电压为1.8V,而当第一输入端Vinl的输入电压为1.8V时，第二输入端Vin2的输入电压为0V。
[0042]在具体实施例中，所述第一限流器305为NMOS晶体管；所述第一限流器305的控制端为NMOS晶体管的栅极，所述第一限流器305的第一电极为NMOS晶体管的源极，所述第一限流器305的第二电极为NMOS晶体管的漏极。
[0043]所述第二限流器306为NMOS晶体管；所述第二限流器306的控制端为NMOS晶体管的栅极，所述第二限流器306的第一电极为NMOS晶体管的源极，所述第二限流器306的第二电极为NMOS晶体管的漏极。
[0044]如图3所示，由于第一限流器305的源极和第二限流器306的源极均连接到负电源VSS，栅极分别连接到第一输入端Vinl和第二输入端Vin2，且负电压VSS为-2.8V，小于输入高电平时的电压值1.8V，因此导致第一限流器305和第二限流器306的Vgs始终大于0，使得第一限流器305和第二限流器306均不能被完全关断，而是在输入端输入信号的变化过程中提供有限的限流电阻，相当于压控电阻。当输入信号的电平电压与输出信号的电平电压值相差变大时，例如，当输入信号的电平电压值变为1.8V,而负电压VSS仍为-2.8V时，第一限流器305和第二限流器306的限流效果会减弱。
[0045]相反的，由于第一 NMOS晶体管301的栅极和第二 NMOS晶体管302的栅极分别连接到第一输出端Voutl和第二输出端Vout2，而源极则分别连接到第一限流器305和第二限流器306，导致当第一输出端Voutl或第二输出端Vout2输出低电平电压值，即_2.8V时，可以使第二 NMOS晶体管302或第一 NMOS晶体管301被完全关断，因此决定了其所在通路电流的大小。
[0046]以下简要介绍其工作原理:以第一 NMOS晶体管301为例，当由于输入信号和输出信号之间的短暂延迟，产生贯通电流时，第一 NMOS晶体管301的栅源电压Vgs =Voutl-Vdd-1.Rds，其中，Voutl为第一输出端Voutl的输出电压，I为贯通电流，Rds为第一限流器305的导通电阻。由上述公式可见，如果贯通电流I增大，那么第一 NMOS晶体管301的栅源电压Vgs就会减小，从而使得第一 NMOS晶体管301的漏极电流也减小，也即贯通电流I减小，形成贯通电流的负反馈机制，起到限制贯通电流的作用。可以理解的是，由于图3所示的电平转换电路为对称结构，因此第二 NMOS晶体管302与第一 NMOS晶体管301的限制原理相同，此处不再赘述。
[0047]在一种具体实例中，所述的第一 NMOS晶体管301的衬底耦接到负电源VSS。所述第二 NMOS晶体管302的衬底耦接到负电源VSS。
[0048]在上述的具体实例中，由于将第一NMOS晶体管301的衬底和第二NMOS晶体管302衬底均耦接到负电源VSS，因此，第一 NMOS晶体管301和第二 NMOS晶体302由于存在衬偏效应，会导致各自阈值电压(Vth)的增加，从而能够进一步地起到抑制电路中贯通电流，也即尖峰电流。
[0049]同时，在上述的具体实例中，由于第一 NMOS晶体管301的衬底耦接于负电源VSS，因此当产生贯通电流I时，第一 NMOS晶体管301的栅源电压Vgs = Voutl-Vdd-1 Wds，其中，其中，Voutl为第一输出端Voutl的输出电压，Vdd为正电源电压，I为贯通电流，Rds为第一限流器305的导通电阻。因此同样可以形成对贯通电流的负反馈机制，起到限制限制贯通电流的作用。第二 NMOS晶体管302的限制作用与此相同。[0050]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种电平转移电路,其特征在于,包括: 第一 NMOS晶体管，第二 NMOS晶体管，第一 PMOS晶体管，第二 PMOS晶体管，第一限流器以及第二限流器； 所述第一 NMOS晶体管的栅极以及所述第一限流器的控制端共接，形成第一输入端；所述第二 NMOS晶体管的栅极以及所述第二限流器的控制端共接，形成第二输入端； 所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到正电源；所述第一 NMOS晶体管的源极和所述第二 NMOS晶体管的源极分别耦接到地；所述第一限流器的第二电极与所述第一 PMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二 PMOS晶体管的源级耦接； 所述第一 PMOS晶体管的栅极、所述第二 PMOS晶体管的漏极以及所述第二 NMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二 NMOS晶体管的栅极、所述第一 PMOS晶体管的漏极以及所述第一nmOS晶体管的漏极共接，形成所述电平转移电路的第 二输出端。
2.如权利要求1所述的电平转移电路，其特征在于， 所述第一限流器为PMOS晶体管； 所述第一限流器的控制端为PMOS晶体管的栅极，所述第一限流器的第一电极为PMOS晶体管的源极，所述第一限流器的第二电极为PMOS晶体管的漏极。
3.如权利要求1所述的电平转移电路，其特征在于， 所述第二限流器为PMOS晶体管； 所述第二限流器的控制端为PMOS晶体管的栅极，所述第二限流器的第一电极为PMOS晶体管的源极，所述第二限流器的第二电极为PMOS晶体管的漏极。
4.如权利要求1所述的电平转移电路，其特征在于，所述第一PMOS晶体管的衬底耦接到正电源。
5.如权利要求1所述的电平转移电路，其特征在于，所述第二PMOS晶体管的衬底耦接到正电源。
6.—种电平转移电路,其特征在于,包括: 第一 NMOS晶体管，第二 NMOS晶体管，第一 PMOS晶体管，第二 PMOS晶体管，第一限流器以及第二限流器； 所述第一 PMOS晶体管的栅极与所述第一限流器的控制端共接，形成第一输入端；所述第二 PMOS晶体管的栅极与所述第二限流器的控制端共接，形成第二输入端； 所述第一限流器的第一电极和所述第二限流器的第一电极分别耦接到负电源；所述第一 PMOS晶体管的源极和所述第二 PMOS晶体管的源极耦接到正电源；所述第一限流器的第二电极与所述第一 NMOS晶体管的源级耦接，所述第二限流器的第二电极与所述第二 NMOS晶体管的源级耦接；所述第一 NM0S、所述第二 NMOS晶体管的漏极以及所述第二 PMOS晶体管的漏极共接，形成所述电平转移电路的第一输出端；所述第二 NMOS晶体管的栅极、所述第一 NMOS晶体管的漏极以及所述第一 PMOS晶体管的漏极共接，形成所述电平转移电路的第二输出端。
7.如权利要求6所述的电平转移电路，其特征在于， 所述第一限流器为NMOS晶体管；所述第一限流器的控制端为NMOS晶体管的栅极，所述第一限流器的第一电极为NMOS晶体管的源极，所述第一限流器的第二电极为NMOS晶体管的漏极。
8.如权利要求6所述的电平转移电路，其特征在于， 所述第二限流器为NMOS晶体管； 所述第二限流器的控制端为NMOS晶体管的栅极，所述第二限流器的第一电极为NMOS晶体管的源极，所述第二限流器的第二电极为NMOS晶体管的漏极。
9.如权利要求6所述的电平转移电路，其特征在于，所述第一NMOS晶体管的衬底耦接到负电源。
10.如权利要求6所述的电平转移电路，其特征在于，所述第二NMOS晶体管的衬底耦接到负电源。
【文档编号】H03K19/0185GK103944556SQ201410196543
【公开日】2014年7月23日 申请日期:2014年5月9日 优先权日:2014年5月9日
【发明者】丁启源, 赵德林, 王富中 申请人:格科微电子（上海）有限公司