一种电平位移电路的制作方法
【专利摘要】本发明涉及电子电路技术，具体的说是涉及一种具有与耐压管输出端直接相连的后级反相器栅极保护结构的电平位移电路。本发明电平位移电路，包括依次连接的高压电平位移电路(1)、高端CMOS电路(3)、外围自举电路(4)和半桥电路输出结构(5)；其特征在于，在电平位移电路(1)和高端CMOS电路(3)之间还连接有后级CMOS钳位电路(2)。本发明的有益效果为，可以有效的防止由于电压浮动造成取样电阻上压降变化较大导致与功率MOS管输出直接相连接的后级反相器栅氧化层可能被击穿的问题。本发明尤其适用于电平位移电路。
【专利说明】一种电平位移电路
【技术领域】
[0001]本发明涉及电子电路技术，具体的说是涉及一种具有与耐压管输出端直接相连的后级反相器栅极保护结构的电平位移电路。
【背景技术】
[0002]半桥驱动芯片主要用来驱动外部半桥拓扑结构的功率管，内部的驱动电路按照工作电源电压的不同分为高压侧驱动电路和低压侧驱动电路，随着半桥拓扑结构晶体管的开通，关断输出点电压处于浮动状态，因此高压侧的驱动电路也应随着输出点电压的变化工作在浮动状态，这种功能主要可以通过外部的自举电路来实现。
[0003]为了给被驱动的功率器件提供足够的栅电压，使其饱和导通和可靠关断，驱动电路的工作电压一般为10?20V，某些电路甚至要高达30V。同时为了能驱动高端和低端的功率器件，驱动电路部分必须具有电平位移功能，把输入逻辑电平信号转变为足以驱动高端功率器件的高压信号。该项功能通常采用驱动电路内部由集成的功率MOS器件及取样电阻构成的电平位移电路来实现。
[0004]然而由于高压侧电路工作在电压浮动状态，如图1所示，当VS = 0V, VB =VCC-Vd2 (Vd2表示二极管D2正向导通时的压降)时，功率管LDMOS NI工作在线性区，其导通电流较小，为保证驱动信号的正常传输，取样电阻Rl必须足够大；当VS >> OV时，LDMOS工作在饱和区，其导通电流远大于VS = OV时，取样电阻Rl上的压降Λ V会达到几十伏甚至上百伏，容易导致下级反相器的栅氧化层击穿，造成电路损坏。常规方法如图1所示，在取样电阻Rl上反向并联两个击穿电压为6.5?7.0V的齐纳二极管Zl、Ζ2，将取样电阻上的最大压降限制在13?14V，从而避免下级倒相器的栅氧化层击穿，但是这样会导致后级反相器的输入摆幅减小，影响开关速度，同时齐纳二极管的工艺相对复杂。
【发明内容】
[0005]本发明所要解决的，就是高压栅驱动芯片中高压侧电平位移电路由于输出电压浮动造成取样电阻上压降变化较大导致与功率MOS管输出端直接相连的后级反相器栅氧化层可能被击穿的问题，提出一种能有效避免此处栅氧化层击穿发生的电平位移电路。
[0006]本发明解决上述技术问题所采用的技术方案是:一种电平位移电路，包括依次连接的高压电平位移电路1、高端CMOS电路3、外围自举电路4和半桥电路输出结构5 ;其特征在于，在电平位移电路I和高端CMOS电路3之间还连接有后级CMOS钳位电路2 ;所述高压电平位移电路I由电阻Rl和NMOS管NI构成；其中，NI的栅极接外部输入电压VIN，其源极接地GND ;所述高端CMOS电路3由PMOS管Pl和NMOS管N2构成；其中，Pl的源极通过电阻Rl后接NI的漏极，其栅极接NI的漏极，其源极接N2的漏极；N2的栅极接Pl的栅极，其源极通过后级CMOS钳位电路2后接NI的漏极；所述外围自举电路4由电容Cl和二极管D2构成；其中二极管D2的正极接电源VCC，其负极通过电容Cl后接N2的源极，其负极接Pl的源极，其负极还通过电阻Rl后接NI的漏极；所述半桥电路输出结构5由NMOS管N3、N4构成；其中，N3的漏极接外部高压偏置电源VH，其栅极接Pl的漏极和N2的漏极，其源极接N2的源极；N4的漏极接N3的源极，其栅极接低压控制信号，其源极接地GND。
[0007]具体的，所述后级CMOS钳位电路2为二极管Dl ;二极管Dl的负极接NI的漏极，其正极接N2的漏极、N4的漏极。
[0008]具体的，所述后级CMOS钳位电路2为三极管Ql ;三极管Ql的基极和集电极互连，其发射极接NI的漏极，其集电极接N2的漏极、N4的漏极。
[0009]具体的，所述后级CMOS钳位电路2为三极管Q2 ;三极管Q2的基极和集电极互连，其集电极接NI的漏极，其发射极接N2的漏极、N4的漏极。
[0010]本发明的有益效果为，可以有效的防止由于电压浮动造成取样电阻上压降变化较大导致与功率MOS管输出直接相连接的后级反相器栅氧化层可能被击穿的问题；同时结构简单，只在电平位移电路中功率MOS管输出端与后级反相器相接处和高压浮动地之间接了一个反向二极管，没有使用无源器件，版图上占用很小的面积即可实现；还使后级反相器的输入相对于高端浮动地电位在(VS-Vdi)和VB之间变化，其中Vdi表示二极管Dl导通时的正向压降，相比传统的输入在VB和(VB-Vz1-Vz2)变化，其中VZ1、Vz2为分别齐纳二极管Zl、Z2的反向击穿电压，摆幅更大，反相器的开关速度可以得到提高。
【专利附图】
【附图说明】
[0011]图1是功率驱动电路中高压侧电平位移电路的基本拓扑结构示意图；
[0012]图2是实施例1的结构示意图；
[0013]图3是实施例2的结构示意图；
[0014]图4是实施例3的结构示意图；
[0015]图5是常规结构中NI漏极电压随NI栅极电压变化波形示意图；
[0016]图6是实施例1中NI漏极电压随NI栅极电压变化波形示意图。
【具体实施方式】
[0017]下面结合附图和实施例，详细描述本发明的技术方案:
[0018]如图1所示，为普通功率驱动电路中高压侧电平位移电路的基本拓扑结构示意图。包括高压电平位移电路1、后级CMOS钳位电路6、高端CMOS电路3、外围自举电路4以及半桥电路输出结构5。电平位移电路I包括功率管NI和取样电阻R1，其中NI的栅极与芯片内部的低压控制信号相接，源极和衬底接地，漏极接取样电阻Rl的一端，Rl的另一端接高端电位VB ；CM0S钳位电路6由两个串联的齐纳二极管Zl和Z2构成，其中Zl的阴极接VB, Zl的阳极接Z2的阴极，Z2的阳极与NI的漏极相接；高端CMOS电路3由PMOS管Pl与NMOS管N2构成，其中Pl与N2的栅极连接NI管的漏极，Pl的源极和衬底接高端电位VB，N2的源极和衬底与高端浮动地电位VS相接，Pl漏极和NI的漏极相连作为反相器的输出接上功率管N3的栅极；外围自举电路4由二极管D2和自举电容Cl组成，其中D2的阳极与电源VCC相接，D2的阴极与电容Cl的一端相接，同时此处表示为高端电位VB，电容Cl的另一端接高端浮动地VS ;半桥电路输出结构5由两个NMOS功率管N3与N4构成，其中上功率管N3的漏极和外部高压偏置电源VH相接，N3的源极及衬底和N4的漏极相连作为驱动电路的输出，同时也为高压侧电路的浮动地VS，N4栅极接低压控制信号，源极和衬底接地。[0019]实施例1:
[0020]如图2所示，为本发明具有与耐压管输出端直接相连的后级反相器栅极保护结构的电平位移电路，包括高压电平位移电路1、后级CMOS钳位电路2、高端CMOS电路3、外围自举电路4以及半桥电路输出结构5。高压电平位移电路I由功率管NI和取样电阻Rl构成，其中NI的栅极与芯片内部的低压控制信号Vin相接，源极和衬底接地，漏极与取样电阻Rl的一端相连接，Rl的另一端接高端电位VB ；CM0S钳位电路2由一个连接在NI的漏极和高端浮动地电位VS之间的一个二极管Dl构成，高端浮动地电位VS为高端CMOS电路3、外围自举电路4与半桥电路输出结构5的连接点，其中Dl的阳极与VS相接，阴极接NI的漏极；高端CMOS电路3由PMOS管Pl与NMOS管N2构成，其中Pl与N2的栅极与电平位移电路中的NI管的漏极相接，Pl的源极和衬底接高端电位VB，高端电位VB为芯片的内部电源，同时也是高端CMOS电路3和外围自举电路4的电源端连接点，N2的源极和衬底与高端浮动地电位VS相接，Pl漏极和NI的漏极相连作为反相器的输出并构成半桥拓扑结构的上功率管N3的栅极输入；外围自举电路4由二极管D2和自举电容Cl组成，其中D2的阳极与电源VCC相接，D2的阴极与电容Cl的一端相接，同时此处表示为高端电位VB，电容Cl的另一端接高端浮动地VS ;半桥电路输出结构5由两个NMOS功率管N3与N4构成，其中上功率管N3的漏极和外部高压偏置电源VH相接，N3的源及衬底和N4的漏极相连作为驱动电路的输出，同时也作为高压侧电路的浮动地，N4栅极接低压控制信号，源极和衬底接地。
[0021]与图1相比，区别在于没有了 VB和耐压功率管NI的漏极之间的钳位电路6，而在NI的漏极和高端浮动地VS之间设置了具有钳位作用的电路2，钳位电路2由一个二极管Dl构成，其中Dl的阳极与VS相接，阴极与功率管NI的漏极和高端CMOS电路的栅极相连接。
[0022]本例的工作原理如下:伴随着上功率管N3的导通与关断，高端电路工作在电压浮动状态，当VS从OV到VH变化时，耐压功率管LDMOS NI的电流会随之增大，因而取样电阻Rl上的压降Λ V也随着增大，因此NI漏极电压相对VS减小。当NI漏极电压大于(VS-Vdi)时，由于二极管的单向导通特性，此时二极管Dl不导通，当Λ V增大至使NI漏极电压等于(VS-Vdi)时，二极管Dl开始导通，有二极管特性可知，此时Dl的阴极即反相器的输入端电位被钳位在(VS-Vdi),即取样电阻上获得的最大压降不会超过(VCC-VD2+VD1)，从而防止了因取样电阻上压降过大导而致后级栅氧化层被击穿的问题，同时相对于高压电路部分的地电位VS，反相器的输入在VB和(VS-Vdi)之间变化，和常规保护结构相比，输入摆幅增大，从而反相器的转换速度得到提高。
[0023]常规结构与本实施例中NI漏极输出电压随NI栅极输入电压波形变化示意图分别如图5和图6所示。如图5，为常规结构中NI漏极输出电压随NI栅极输入电压波形变化示意图，其输入在VB和(VB-Vz1-Vz2)之间变化，如图所示，其最低输出电平高于VS。如图6所示，为NI漏极输出电压随NI栅极输入电压波形变化示意图，其输入在VB和(VS-Vdi)之间变化，最低输入电平可以低于VS，因此得到更大输入摆幅，实现更快的反相器转换速度。
[0024]实施例2:
[0025]如图3所示，本例与实施例1区别的地方在于钳位电路2由一个连接在耐压功率管NI的漏极和高压浮动地电位VS之间的NPN晶体管Ql构成。其中NPN晶体管Ql以二极管的形式连接，即Ql的基极和集电极短接在一起作为一端，发射极作为另一端，具体的，Ql的基极和集电极与高压浮动地VS相接，Ql的发射极连接功率管NI的漏极和后级高端CMOS电路反相器的栅极。
[0026]本例的工作原理与实施例1类似，由于Ql的集电极和基极短接构成二极管的连接形式，因此基极和发射极构成的PN结可以作为一个二极管，其中基极为二极管的阳极，发射极为二极管的阴极，从而与实施例1中二极管相似，即当Ql导通时，基极和发射极之间的为一个PN结的正向压降Vbei，其中Vbei表示Ql导通时的基极发射极压降，从而使NI漏极输出端即后级CMOS反相器的输入端电位被钳位在(VS-Vbei),因此取样电阻上获得的最大压降不会大于(VCC-VD2+VBE1)，由于Vbei与Vdi都为一个PN结的正向压降，差别很小，因此可以获得与实施例1相似的效果。
[0027]实施例3:
[0028]如图4所示，本例与实施例1区别的地方在于钳位电路2由一个连接在耐压功率管NI的漏极和高压浮动地电位VS之间的PNP晶体管Q2构成。其中PNP晶体管Q2以二极管的形式连接，即Q2的基极和集电极短接在一起作为一端，发射极作为另一端，具体的，Q2的发射极与高压浮动地VS相接，Q2的基极和集电极连接功率管NI的漏极和后级高端CMOS电路反相器的栅极。
[0029]本例的工作原理与实施例1类似，由于Q2的集电极和基极短接构成二极管的连接形式，因此发射极和基极构成的PN结可以作为一个二极管，其中发射极为二极管的阳极，基极为二极管的阴极，从而实现与实施例1中二极管类似的效果，即当Ql导通时，发射极和基极之间的为一个PN结的正向压降Veb2，其中Veb2表示Q2导通时的基极发射极压降，使NI漏极输出端即后级CMOS反相器的输入端电位被钳位在(VS-Veb2),使取样电阻上获得的最大压降不会大于(VCC-VD2+VEB2)，由于Veb2与Vdi都为一个PN结的正向压降，差别很小，因此可以获得与实施例1相似的效果。
【权利要求】
1.一种电平位移电路，包括依次连接的高压电平位移电路(I)、高端CMOS电路(3)、外围自举电路⑷和半桥电路输出结构(5);其特征在于，在电平位移电路⑴和高端CMOS电路⑶之间还连接有后级CMOS钳位电路⑵；所述高压电平位移电路⑴由电阻Rl和NMOS管NI构成；其中，NI的栅极接外部输入电压VIN，其源极接地GND ;所述高端CMOS电路⑶由PMOS管Pl和NMOS管N2构成；其中，Pl的源极通过电阻Rl后接NI的漏极，其栅极接NI的漏极，其漏极接N2的漏极；N2的栅极接Pl的栅极，其源极通过后级CMOS钳位电路⑵后接NI的漏极；所述外围自举电路⑷由电容Cl和二极管D2构成；其中二极管D2的正极接电源VCC，其负极通过电容Cl后接N2的源极，其负极接Pl的源极，其负极还通过电阻Rl后接NI的漏极；所述半桥电路输出结构(5)由NMOS管N3、N4构成；其中，N3的漏极接外部高压偏置电源VH，其栅极接Pl的漏极和N2的漏极，其源极接N2的源极；N4的漏极接N3的源极，其栅极接低压控制信号，其源极接地GND。
2.根据权利要求1所述的一种电平位移电路，其特征在于，所述后级CMOS钳位电路(2)为二极管Dl ;二极管Dl的负极接NI的漏极,其正极接N2的漏极、N4的漏极。
3.根据权利要求1所述的一种电平位移电路，其特征在于，所述后级CMOS钳位电路(2)为三极管Ql ;三极管Ql的基极和集电极互连，其发射极接NI的漏极，其集电极接N2的漏极、N4的漏极。
4.根据权利要求1所述的一种电平位移电路，其特征在于，所述后级CMOS钳位电路(2)为三极管Q2 ;三极管Q2的基极和集电极互连，其集电极接NI的漏极，其发射极接N2的漏极、N4的漏极。
【文档编号】H03K19/0185GK104038209SQ201410277566
【公开日】2014年9月10日 申请日期:2014年6月19日 优先权日:2014年6月19日
【发明者】乔明, 黄军军, 薛腾飞, 马金荣, 齐钊, 张波 申请人:电子科技大学