一种基于dice单元的新型抗seu加固的sr锁存器的制造方法
【专利摘要】本发明公开了一种基于DICE单元的新型抗SEU加固的SR锁存器，包括抗单粒子反转（Single?Event?Upset，SEU）加固和抗多节点反转（Multiple?Node?Upset,MBU）加固。该方案基于DICE单元实现SR锁存器功能，可以配置为正、负逻辑SR锁存器。本发明通过外部逻辑扩展可以改变为任何已知形式的锁存器或触发器。本发明可以作为存储器或抗辐射的存储器。本发明可以用于将不抗辐射的电路扩展为抗辐射的电路。本发明特有的控制PMOS管，通过PMOS管的关断来隔离SEU错误向相邻节点的传播，避免发生多节点反转，提高SR锁存器的SEU加固能力，提高集成电路的抗SEU能力。
【专利说明】—种基于DICE单元的新型抗SEU加固的SR锁存器
【技术领域】
[0001]本发明属于集成电路设计领域，尤其涉及一种基于DICE单元的新型抗SEU加固的SR锁存器。
【背景技术】
[0002]空间辐射环境中，辐射效应会导致集成电路寿命降低或存储单元的数据混乱，根据不同的辐射机理，空间辐射对集成电路的影响可分为两大类，即总剂量效应(Total DoseEffects, TID)和单粒子效应(Single Event Effect, SEE)。总剂量效应(TID)是由于长期大量的粒子辐射累积造成整个集成电路的性能恶化。单粒子效应(SEE)是单个高能粒子在穿过半导体器件敏感区引发电离，产生额外的电子或空穴，从而引起原来电平的改变，并导致器件逻辑状态的非正常改变。在SEE各种形式中，由于入射粒子引起存储单元逻辑状态改变的单粒子翻转(Single Event Upset, SEU) —直是单粒子错误的主要原因。SEU是一种“软错误”，仅引起存储单元逻辑状态改变。
[0003]集成电路制造工艺技术的发展使得TID的问题基本得到解决。随着集成电路特征尺寸越来越小，敏感节点之间的距离也变得更小，节点电容电压不断下降，导致电路节点翻转所需的临界电荷也变小，从而使得，在深亚微米工艺下，电路对SEE更加敏感。在SEE各种形式中，由于入射粒子引起存储单元逻辑状态改变的单粒子翻转(Single Event Upset,SEU) 一直是单粒子错误的主要原因。SEU是一种“软错误”，仅引起存储单元逻辑状态改变。虽不损坏电路本身，但却是航天设备或卫星系统稳定性面临的最主要问题之一。如果在医学成像和科学实验出现SEU会导致噪声信号和数据丢失，则需要更高的强度和更长的曝光时间来克服噪声。
[0004]SEU对时序逻辑电路(锁存器和触发器)的影响是引起集成电路和存储单元软错误最常见的原因之一。因此，保护时序逻辑电路，是实现抗SEU的有效方法。
[0005]大多数抗单粒子反转SRAM存储单元由锁存器构成，最常见的锁存器是D锁存器和SR锁存器。其中SR锁存器一般看作是时序设计的基础模块。因为用一个外部门电路，SR可以转换成D锁存器，但D锁存器不能转换成SR锁存器。用三个外部门电路，SR锁存器可以转换成带时钟的D锁存器。但D锁存器不能转换成SR锁存器。也就是说，加上简单的外部逻辑，SR锁存器可以转换成任何形式的锁存器。
[0006]过去人们提出了很多SEU加固的存储单元设计，其中双互锁存储单元(DualInterlocked storage Cell, DICE)由于其结构对称，晶体管数少,功耗低、恢复速度较快而被广泛采用。传统DICE单元内部有2对存储相同信息且相互隔离，相互锁存的敏感点。当其中某一个敏感点发生翻转时，可以通过其他三个节点的正确状态自动将该节点的状态恢复。
[0007]但是如果DICE单元中有两个(及以上)敏感点同时发生翻转，传统DICE结构就不能自动恢复原状态，反而保持错误状态，如前所述，发生多节点翻转(Multiple BitUpset, MBU)的可能性越来越高。
【发明内容】
[0008]为了解决现上述问题，本发明提供一种基于DICE单元的新型抗SEU加固的SR锁存器，本设计在DICE单元基础上，设计了一种由PMOS管控制的基于DICE单元的新型抗多节点反转(MBU)加固的SR锁存器，通过PMOS管的关断来隔离SEU错误向相邻节点的传播，避免多节点反转，提高集成电路和存储单元抗SEU能力。
[0009]本发明所要解决的技术问题是通过以下技术方案实现的:
[0010]一种基于DICE单元的新型抗SEU加固的SR锁存器，包括基于DICE的SR锁存器单元，其用来锁存输入信号状态 ；反相器控制PMOS单元，其用来控制基于DICE的SR锁存器单元中的反相器的反馈回路的通断；控制逻辑产生单元，其用来产生反相器控制PMOS单元所需的输入控制信号。
[0011]进一步的，所述反相器控制PMOS单元包括PMOS管P12、P9、P10以及P11，所述基于DICE 的 5尺锁存器单元包括？]\?)3管？1、？2、？3、？4、？5、？6、？7、？8，NMOS 管 N1、N2、N3、N4、N5、N6、N7、N8，所述控制逻辑产生单元包括PMOS管CP2、CP1、NM0S管CN1、CN2 ；
[0012]其中PMOS管CP2的漏极与PMOS管CPl的源极相连，PMOS管CP2的栅极同时连接PMOS管P3的栅极、NMOS管N3的栅极、NMOS管CN2的栅极以及PMOS管P7的栅极；PM0S管CPl的栅极同时连接PMOS管Pl的栅极以及PMOS管P5的栅极，其漏极同时连接NMOS管CNl与NMOS管CN2的漏极以及PMOS管P9、PMOS管P10、PMOS管Pll的栅极；
[0013]PMOS管P12的漏极与PMOS管P2的栅极连接，其源极同时连接NMOS管N7与NMOS管N8的漏极、NMOS管N6的栅极以及PMOS管P7的漏极；
[0014]PMOS管P9的漏极与PMOS管P4的栅极连接，其源极同时连接PMOS管Pl的漏极、NMOS管N8的栅极和NMOS管NI以及NMOS管N2的漏极；
[0015]PMOS管PlO的漏极与PMOS管P6的栅极连接，其源极同时连接PMOS管P3的漏极、NMOS管N2的栅极以及NMOS管N3与NMOS管N4的漏极；
[0016]PMOS管Pll的漏极与PMOS管P8的栅极连接，其源极同时连接PMOS管P5的漏极、NMOS管N4的栅极以及NMOS管N5与NMOS管N6的漏极；
[0017]PMOS管Pl的源极与PMOS管P2的漏极连接，其栅极同时连接PMOS管P5的栅极以及PMOS管CPl和NMOS管CNl的栅极；
[0018]PMOS管P3的源极与PMOS管P4的漏极连接，其栅极同时连接PMOS管P7的栅极以及PMOS管CP2、PMOS管P7以及NMOS管CN2的栅极；
[0019]PMOS管P5的源极与PMOS管P6的漏极连接，PMOS管P7的源极与PMOS管P8的漏极相连接；
[0020]PMOS 管 P2、P4、P6 以及 P8 的源极与电源连接；NM0S 管 N1、N2、N3、N4、N5、N6、N7以及NS的源极均接地。
[0021]本发明所达到的有益效果是:1.在基于DICE的单元的SR锁存器基础上，增加PMOS管对DICE单元中反相器的控制。当锁存器处于置位或复位状态时，PMOS管导通；当锁存器处于保持状态时，PMOS管关断，从而防止错误传播到相邻节点。避免两个节点同时受到辐射影响可能发生翻转现象，避免导致存储数据错误，减少多节点发生SEU概率。
[0022]2.本发明增加的控制PMOS管即便受到单粒子的打击而发生翻转，其产生的正向电压瞬态脉冲传输到其所连接的PMOS管栅极，也只会使该PMOS管处于高阻态，而不会使其打开进而影响相邻节点的电压。因此，实现了对控制PMOS管的单粒子效应保护。
[0023]3.基于DICE的SR锁存器单元的数据通过反相器输出，使DICE结构与外部负载隔离，并提高输出驱动能力，这样可避免基于DICE的SR锁存器单元的晶体管采用过大的设计尺寸，减小了面积和功耗。
【专利附图】
【附图说明】
[0024]图1是本发明的电路示意图；
[0025]图2是本发明的逻辑关系图；
[0026]图3是本发明中基于DICE的SR锁存器单元在复位情况下的示意电路；
[0027]图4是本发明中基于DICE的SR锁存器单元在置位情况下的示意电路；
[0028]图5是本发明中基于DICE的SR锁存器单元保持情况下的示意电路。
【具体实施方式】
[0029]为了进一步描述本发明的技术特点和效果，以下结合附图和【具体实施方式】对本发明做进一步描述。
[0030]参照图1 -图5，一种基于DICE单元的新型抗SEU加固的SR锁存器，包括基于DICE的SR锁存器单元、反相器控制PMOS单元、控制逻辑产生单元。
[0031]所述基于DICE的SR锁存器单元包括第一、第二、第三和第四反相器组，第一反相器组包括PMOS管P1、P2和匪OS管N1、2，第二反相器组包括PMOS管P3、P4和NMOS管N3、N4，第三反相器组包括PMOS管P5、P6和NMOS管N5、N6，第四反相器组包括PMOS管P7、P8和NMOS管N7、N8。所述反相器控制PMOS单元包括PMOS管P9、P10、P11、P12。所述控制逻辑产生单元包括PMOS管CP2、CPl和NMOS管CN1、CN2。
[0032]其中PMOS管CP2的漏极与PMOS管CPl的源极相连，PMOS管CP2的栅极同时连接PMOS管P3的栅极、NMOS管N3的栅极、NMOS管CN2的栅极以及PMOS管P7的栅极；PM0S管CPl的栅极同时连接PMOS管Pl的栅极以及PMOS管P5的栅极，其漏极同时连接NMOS管CNl与NMOS管CN2的漏极以及PMOS管P9、PMOS管P10、PMOS管Pll的栅极；
[0033]PMOS管P12的漏极与PMOS管P2的栅极连接，其源极同时连接NMOS管N7与NMOS管N8的漏极、NMOS管N6的栅极以及PMOS管P7的漏极；
[0034]PMOS管P9的漏极与PMOS管P4的栅极连接，其源极同时连接PMOS管Pl的漏极、NMOS管N8的栅极和NMOS管NI以及NMOS管N2的漏极；
[0035]PMOS管PlO的漏极与PMOS管P6的栅极连接，其源极同时连接PMOS管P3的漏极、NMOS管N2的栅极以及NMOS管N3与NMOS管N4的漏极；
[0036]PMOS管Pll的漏极与PMOS管P8的栅极连接，其源极同时连接PMOS管P5的漏极、NMOS管N4的栅极以及NMOS管N5与NMOS管N6的漏极；
[0037]PMOS管Pl的源极与PMOS管P2的漏极连接，其栅极同时连接PMOS管P5的栅极以及PMOS管CPl和NMOS管CNl的栅极；
[0038]PMOS管P3的源极与PMOS管P4的漏极连接，其栅极同时连接PMOS管P7的栅极以及PMOS管CP2、PMOS管P7以及NMOS管CN2的栅极；[0039]PMOS管P5的源极与PMOS管P6的漏极连接，PMOS管P7的源极与PMOS管P8的漏极相连接；
[0040]PMOS管P2、P4、P6以及P8的源极与电源连接；
[0041]匪05管附、吧州3、财、阳、恥、町以及N8的源极均接地。
[0042]本发明通过反相器控制PMOS单元中的控制PMOS管(P9、P10、P11、P12)实现对基于DICE的SR锁存器单元中各反相器之间反馈回路的通断，通过PMOS管的关断来隔离SEU错误向相邻节点的传播避免发生多节点反转:当锁存器处于置位或复位状态时，控制PMOS管导通；当锁存器处于保持状态时，控制PMOS管截止，避免多个节点同时受到辐射影响时可能发生的锁存器数据反转现象，避免导致存储数据错误，减少多节点发生SEU概率。因为控制PMOS管连接DICE单元中反相器的PMOS管，这些控制PMOS管的SEU只会使该反相器的PMOS管处于高阻态，而不会影响该反相器的输出。所以这些控制PMOS管实现了对SR锁存器多节点抗SEU翻转的加固。
[0043]当S = 0，R = I时，控制管P9、P10、Pll和P12导通，此时NI，N5，P3和P7截止，结点9和92拉低为低电平(逻辑O)。因为P3和P7截止，其它晶体管把这些结点拉回到高电平(逻辑I)的回路被阻断。然后N2和N6截止，P2和P6导通，把&和岛拉为高电平。最
后N4和N8导通，P4和P8截止，锁住新状态(Q = 0，Q = I )，即复位。实现锁存器复位功倉泛。
[0044]当S = 1，R = O时，控制晶体管P9、P10、P11和P12导通，此时P1，P5，N3和N7截
止，结点泛和这拉低为低电平(逻辑O)。因为Pl和P5截止，阻断其它晶体管把这些结点拉回到高电平(逻辑I)的回路。然后N4和N8截止，P4和P8导通，把0和％拉为高电平。最后N2和N6导通，P2和P6截止，锁住新状态(Q = 1，Q = O )，即置位。实现锁存器置位功能。
[0045]当S和R都为I时，电源和地之间就会有多处短路，则无法预测电路的状态。所以当S和R都为I时，是未知的状态。
[0046]当S = 0，R = O时，控制管P9、P10、P11和P12截止，当一个节点受到单粒子撞击，状态发生反转，可以通过其他三个节点的正确状态自动将该节点的状态恢复。当两个节点受到单粒子撞击，状态发生反转时，本发明提供的基于DICE单元的新型抗SEU加固的SR锁存器中由于控制PMOS管截止，切断了 DICE单元的反馈回路，实现了对SR锁存器抗多节点SEU反转的加固设计。其原理是:
[0047]1.当两个结点受到粒子撞击时，由于控制POMS管P9、P10、Pll和P12管截止，错误不会传递到相邻结点。举例来说，假设初始状态为Q = Q2 = Qe = Q2R = O,
Q = Q2=Qr =Q2s = I，如果有两个节点(如0和02)同时受到单粒子撞击发生了反转，变为Q = Q2 = 1，使得NMOS管N2导通，泛可能变为0，但由于P9截止，&仍然为其正确值
I。同理，Q2反转为I，使得NMOS管N6导通，可能会使広:变为0，但由于这只会使NMOS管N4处于高阻状态，所以结点Q在单粒子产生的电荷流走之后，会恢复到(H确值O。基于同样的理由，Q2也会恢复到正确的值。一旦Q和Q2恢复，其他节点G和歹Ik陝复。[0048]2.隔离了控制PMOS管产生的瞬态脉冲。由于粒子撞击NMOS产生负的瞬态脉冲，而粒子撞击PMOS产生正瞬态脉冲，所以控制PMOS管受到撞击时，在其所连接的反相器的PMOS管的栅极产生正脉冲，只会使P管截止而不是导通。同样，当NMOS管受到撞击时，在反相器NMOS管的栅极产生负脉冲，只会使NMOS管截止而不是导通。举例来说，P9受到撞击，漏极电压升高，但是由于其漏极连接的是P4管，并不会使P4导通，因此不会影响节点Q的电压值。因此本发明可以避免多个节点同时受到辐射影响可能发生翻转现象，避免导致存储数据错误，减少多节点发生SEU概率，从而实现了对SR锁存器多节点抗SEU反转加固。
[0049]上述实施例不以任何形式限定本发明，凡采取等同替换或等效变换的形式所获得的技术方案，均落在本发明的保护范围之内。
【权利要求】
1.一种基于DICE单元的新型抗SEU加固的SR锁存器，其特征在于:包括基于DICE的SR锁存器单元，其用来锁存输入信号状态；反相器控制PMOS单元，其用来控制基于DICE的SR锁存器单元中的反相器的反馈回路的通断；控制逻辑产生单元，其用来产生反相器控制PMOS单元所需的输入控制信号。
2.一种基于DICE单元的新型抗SEU加固的SR锁存器，其特征在于:所述反相器控制PMOS单元包括PMOS管P12、P9、P10以及Pl I，所述基于DICE的SR锁存器单元包括PMOS管PU P2、P3、P4、P5、P6、P7、P8, NMOS 管 N1、N2、N3、N4、N5、N6、N7、N8，所述控制逻辑产生单元包括 PMOS 管 CP2、CP1、NMOS 管 CN1、CN2 ； 其中PMOS管CP2的漏极与PMOS管CPl的源极相连，PMOS管CP2的栅极同时连接PMOS管P3的栅极、NMOS管N3的栅极、NMOS管CN2的栅极以及PMOS管P7的栅极；PM0S管CPl的栅极同时连接PMOS管Pl的栅极以及PMOS管P5的栅极，其漏极同时连接NMOS管CNl与NMOS管CN2的漏极以及PMOS管P9、PMOS管P10、PMOS管Pll的栅极； PMOS管P12的漏极与PMOS管P2的栅极连接，其源极同时连接NMOS管N7与NMOS管N8的漏极、NMOS管N6的栅极以及PMOS管P7的漏极； PMOS管P9的漏极与PMOS管P4的栅极连接，其源极同时连接PMOS管Pl的漏极、NMOS管N8的栅极和NMOS管NI以及NMOS管N2的漏极； PMOS管PlO的漏极与PMOS管P6的栅极连接，其源极同时连接PMOS管P3的漏极、NMOS管N2的栅极以及NMOS管N3与NMOS管N4的漏极； PMOS管Pll的漏极与PMOS管P8的栅极连接，其源极同时连接PMOS管P5的漏极、NMOS管N4的栅极以及NMOS管N5与NMOS管N6的漏极； PMOS管Pl的源极与PMOS管P2的漏极连接，其栅极同时连接PMOS管P5的栅极以及PMOS管CPl和NMOS管CNl的栅极； PMOS管P3的源极与PMOS管P4的漏极连接，其栅极同时连接PMOS管P7的栅极以及PMOS管CP2、PMOS管P7以及NMOS管CN2的栅极； PMOS管P5的源极与PMOS管P6的漏极连接，PMOS管P7的源极与PMOS管P8的漏极相连接； PMOS管P2、P4、P6以及P8的源极与电源连接； 匪05管附、吧、吧、财、阳、恥、町以及N8的源极均接地。
【文档编号】H03K3/037GK104022773SQ201410287632
【公开日】2014年9月3日 申请日期:2014年6月24日 优先权日:2014年6月24日
【发明者】王海滨, 林善明, 谢迎娟, 单鸣雷, 刘玉宏, 刘翔 申请人:河海大学常州校区