二级数字模拟转换器与液晶显示器源极驱动器的制造方法
【专利摘要】本发明在此揭露一种二级数字模拟转换器与液晶显示器源级驱动器。此源级驱动器包含二级数字模拟转换器。此二级数字模拟转换器包含1位串行电荷重布数字模拟转换器、电压选择器以及伽玛校正扩充和决定逻辑(Gamma Correction Expansion&Decision Logic)。1位串行电荷重布数字模拟转换器包含一第一电容、终端电容、第一开关电路以及第二开关电路。第一电容是耦接至电容充电节点和低参考电压输入节点间。终端电容是耦接至电荷收集节点和低参考电压输入节点间。第一开关电路是于电容充电周期中，将电容充电节点耦接至低参考电压输入节点和高参考电压输入节点之一。第二开关电路是于电荷重布周期中，将电容充电节点连接至电荷收集节点。
【专利说明】二级数字模拟转换器与液晶显示器源极驱动器
[0001] 本申请是申请日为2011年04月14日，申请号为201110096873. 3,发明名称为 "二级数字模拟转换器与液晶显示器源极驱动器"的分案申请。
【技术领域】
[0002] 本发明一般是有关于一种液晶显示器的源级驱动器，特别是有关于一种应用数字 模拟转换器的液晶显示器源级驱动器。
【背景技术】
[0003] 现今的高级电子产品，例如高分辨率电视（HighDefinitionTelevision;HDTV)， 在电子科技方面有越来越多的需求。例如，客户对于可显示具有更多自然色彩的影像的高 分辨率电视有需求。用来驱动液晶显示器（LCD)的像素阵列的典型液晶显示装置驱动器是 使用数字模拟转换器OigitaltoAnalogConverter;DAC)来将代表电压位准的数字码转 换为相应的模拟输出。例如，利用4个位来表示16个二进制数，以代表数字模拟转换器的 输出。实际的模拟输出电压Vout是与输入位数量成比例，且可以此输入位数量的倍数来表 示。当数字模拟转换器的参考电压Vref为一常数时，输出电压Vout只具有一个离散的值， 例如16个可能电压位准的一者，以至于数字模拟转换器的输出并非真的是一个模拟值。然 而，可能的输入值的数量可通过增加输入数据的位数量来增加。在输出范围内，较大的可能 输出值的数量可降低数字模拟转换器的输出值之间的差值。
[0004] 很明显的是，当DAC输入包含相对大量的位数，此DAC提供相对高分辨率的输出。 然而，此DAC所消耗的电路面积和分辨率成正比。增加一位的分辨率会使DAC中的译码器 的面积加倍。
[0005] 液晶显示器源极驱动器所使用的已知R型（电阻串）DAC结构的范例是如图1所 示。更具体的是，图1是绘示6位DAC结构。此DAC结构具有耦合于参考电压VO至V8间 的电阻串。一个电阻组合是基于6位数字输入DO至D5来被选择，因此电压也基于6位数 字输入DO至D5来被选择。运算放大器被提供来增加驱动器电流。此6位DAC结构需要 64个电阻、64条信号线与一个64x1译码器。使用此标准结构来制造一个8位DAC将需要 增加4倍大的面积，例如：256个电阻、256条信号线和一个256x1译码器。使用此标准结构 来制造一个10位DAC将需要增加4倍大的面积，例如：1024个电阻、1024条信号线和一个 1024x1译码器。因此，此10位DAC将消耗比被比较的6位DAC多16倍的晶粒或芯片面积。 已知的DAC结构占晶粒或晶片面积的30%。随着愈来愈高的分辨率（例如：10位和10位 以上的分辨率），以达成这些分辨率所需的尺寸增加是无法令人接受的。
[0006] 因此，需要一种使用于高分辨率液晶显示器源极驱动器的新颖DAC结构。
【发明内容】
[0007] 本发明的一方面是在提供一种二级DAC与液晶显示器源级驱动器，以解决已知技 术的缺点。
[0008]根据本发明的一实施例，此二级DAC包含1位串行电荷重布DAC和电压选择器。1位串行电荷重布DAC具有接收高参考电压的高参考电压输入节点和接收低参考电压的低 参考电压输入节点。1位串行电荷重布DAC包含第一电容、终端电容、第一开关电路以及第 二开关电路。第一电容是耦接至第一电容充电节点和低参考电压输入节点间。终端电容是 耦接至电荷收集节点和低参考电压输入节点间。第一开关电路是用以于第一电容充电周期 中，根据由一1位控制码序列而得的1位控制码的码例来将第一电容充电节点耦接至低参 考电压输入节点和高参考电压输入节点之一，其中1位控制码序列是从M位数字输入码导 出。第二开关电路是用以于电荷重布周期中，将第一电容充电节点连接至电荷收集节点，其 中电荷重布周期是接着第一电容充电周期，电荷重布周期是对应至利用终端电容来进行的 电荷重布。电压选择器是根据M位数字输入码的至少一部分来将高参考电压和低参考电压 设定至选定电压。
[0009]根据本发明的另一实施例，此液晶显示器源极驱动器包含二级DAC，用以根据M位 数字输入码来输出模拟电压，此二级DAC包含1位串行电荷重布DAC、电压选择器以及伽玛 校正扩充和决定逻辑。1位串行电荷重布DAC具有用以接收高参考电压的高参考电压输入 节点和用以接收低参考电压的低参考电压输入节点。1位串行电荷重布DAC包含第一电容、 终端电容、第一开关电路以及第二开关电路。第一电容是耦接至第一电容充电节点和低参 考电压输入节点间。终端电容是耦接至电荷收集节点和低参考电压输入节点间。第一开关 电路是用以于第一电容充电周期中，根据由一 1位控制码序列而得的1位控制码的码例来 将第一电容充电节点耦接至低参考电压输入节点和高参考电压输入节点之一，其中1位控 制码序列是从M位数字输入码导出。第二开关电路是用以于电荷重布周期中，将第一电容 充电节点连接至电荷收集节点，其中电荷重布周期是接着第一电容充电周期，电荷重布周 期是对应至利用终端电容来进行的电荷重布。电压选择器是根据M位数字输入码来将高参 考电压和低参考电压设定至多个选定准位。伽玛校正扩充和决定逻辑是用以根据M位数字 输入码来透过码扩充完成伽玛校正。
[0010]本发明的实施例所提供的DAC架构可显著地减少高分辨率DAC架构的DAC的面 积，例如使用于DAC源极驱动器的DAC架构。例如，可相信的是，对于10位DAC架构而言， 相比于使用已知DAC架构来完成的10位DAC，此处揭露的DAC架构至少减少50%面积。此 DAC架构十分适合高速、大面板和高分辨率显示。
【专利附图】
【附图说明】
[0011] 为让本发明的上述和其它目的、特征、和优点能更明显易懂，上文特举一较佳实施 例，并配合所附附图，作详细说明如下：
[0012] 图1是绘示应用已知具有6位分辨率的电阻串数字模拟转换器架构的源极驱动器 的电路图；
[0013]图2是绘示液晶显示器源极驱动器的已知设计，而图3是较为详细地绘示图2的 液晶显示器源极驱动器的数字模拟转换器；
[0014]图4是绘示根据本发明一实施例的10位数字模拟转换器的架构，而图4A是绘示 图4的数字模拟转换器架构的连续操作图表；
[0015]图4B是绘示列出在图4A所绘示的每一操作后的数字模拟转换器架构的输出电压 的图表；
[0016] 图5是绘示根据本发明另一实施例的10位数字模拟转换器架构，而图5A是绘示 图5的数字模拟转换器架构的连续操作的图表；
[0017] 图6是绘示根据本发明另一实施例的10位数字模拟转换器的架构，而图6A是绘 示图6的数字模拟转换器架构的连续操作的图表；
[0018]图7是绘示具有内建偏移消除的图4的10位数字模拟转换器架构的实施例，而图 7A是绘示图7的数字模拟转换器架构的连续操作的图表；
[0019] 图8是绘示具有内建偏移消除的图5的10位数字模拟转换器架构的实施例，而图 8A是绘示图8的数字模拟转换器架构的连续操作的图表；
[0020] 图9是绘示具有内建偏移消除的图6的10位数字模拟转换器架构的实施例，而图 9A是绘示图9的数字模拟转换器架构的连续操作的图表；
[0021] 图10是绘示源极驱动器的转移曲线的非线性范例；
[0022] 图11是绘示根据本发明一实施例的数字模拟转换器的伽玛校正操作；
[0023] 图12是绘示具有被修改的参考电压选择器的图8的10位数字模拟转换器架构的 实施例；
[0024] 图13是绘示应用1位管线的10位数字模拟转换器架构的实施例，而图13A是绘 示图10的数字模拟转换器架构的连续操作的图表；
[0025] 图13B为数字模拟转换器架构的输出电压的图表，此图表所表列的输出电压为数 字模拟转换器架构在如图13A所绘示的每个操作后的输出电压；
[0026] 图14是绘示具有内建偏移消除的图13的10位数字模拟转换器架构的实施例，而 图14A是绘示图14的数字模拟转换器架构的连续操作的图表。
[0027]【主要组件符号说明】
[0028] 10 :源极驱动器 12 :移位寄存器
[0029] 14:取样寄存器 16:保持寄存器
[0030] 18 :资料锁存器 20 :移位寄存器
[0031] 22:数字模拟转换器 22a:DAC结构
[0032] 22b:DAC结构 24:参考电压产生器
[0033] 25:解多任务器 26:输出电路
[0034] 26a:运算放大器 26b:运算放大器
[0035] 100:DAC结构 100A:DAC结构
[0036] 100B:DAC结构 102:运算放大器
[0037] 104:电荷重布电路 104A:电荷重布电路
[0038] 105:电容充电节点 106:电压选择器
[0039] 106A:电压选择器 107:电容充电节点
[0040] 108:第一译码器 109:电荷收集节点
[0041] 110:寄存器 111 :节点
[0042] 112:码扩充和决定逻辑 112A:码扩充与决定逻辑
[0043] 112B:码扩充与决定逻辑 112C:码扩充与决定逻辑
[0044] 114:第二译码器 114A:第二译码器
[0045] 114B:第二译码器 114C:第二译码器
[0046] 116A:寄存器 116B:寄存器
[0047] 116C:寄存器 200:DAC结构
[0048] 200A:DAC结构 200B:DAC结构
[0049] 200C:DAC结构 300:DAC结构
[0050] 302 :运算放大器 304:电荷重布电路
[0051] 304A:电荷重布电路 305:电容充电节点
[0052] 306:电压选择器 307:电容充电节点
[0053] 308:译码器 309:电荷收集节点
[0054] 310:寄存器 311:节点
[0055] 312 :码扩充与决定逻辑 316:寄存器
[0056] 400:DAC结构 Cl、C2、C3、C4:电容
[0057]DO?D5:数字输入 GMAO?GMA3:伽玛区域
[0058]HV:高电压 LV:低电压
[0059] POL:极性控制信号 Rl?R64 :电阻
[0060]SH、I:开关 SL和;^:开关
[0061]S1、S2、S3、S4:开关 石：开关
[0062]MV :中间电压 VO?V9 :参考电压
[0063] VO?V9 :参考电压 VSS:低电源供应电压
[0064]VH:高参考电压 VC0M:共模电压
[0065]VL:低参考电压 Vout:输出电压
[0066]VDD_P、VDD_N:电源 V1_N:伽玛电压
[0067]V64_N:伽玛电压 V64_P:伽玛电压
[0068] VDD:高电源供应电压 Yl?Y720 :模拟输出
【具体实施方式】
[0069] 例示性实施例中的叙述应连同附加的附图一起阅读，这些附加的附图应被考虑为 整体说明的一部份。相对用语是为了说明方便而使用且不需要在特定方向上来操作或建构 装置。关于沟通、耦接及诸如此类的用语，例如"连接"和"内连接"，是指特征与另一特征直 接或间接地透过居中的装置来沟通，除非另有特别的叙述。
[0070]主动阵列型液晶显示器（以下将称为IXD)为此领域所熟知和描述的技术，例如： 库马答（Kumada)等人的美国专利前案第7, 176, 869号，在此将其并入本案以为参考。此IXD 有栅极驱动器、源极驱动器以及控制电路，其中栅极驱动器是作为扫描信号驱动器，用以供 应扫描信号于选择像素期间；源极驱动器是作为数据信号驱动器，用以供应数据信号至液 晶显示器；控制电路是用以控制栅极驱动器和源极驱动器的时脉。除了此处所描述的源极 驱动器的改善，此些组件为此领域所熟知且不需在此处详细描述。
[0071] 在液晶显示器中，图形数据是经由控制电路传送至源极驱动器，其中图形数据信 号是由数字转换为模拟且作为驱动电压供应至液晶显示器。连接至源极驱动器的参考电压 产生电路产生一电压，此电压作为图形数据信号的数字转模拟的参考。
[0072] 图2为一已知液晶显示器源极驱动器10的概要示意图。此源极驱动器10包含以 低电压（LV)技术来实现的数字部分。此部分包含位移寄存器12、取样寄存器14、保持寄存 器16与数据锁存器18。此以高电压或电压来实现的模拟部分包含位准转换器20、DAC22、 参考电压产生器24和输出电路26,此输出电路26可包含如图3所示的运算放大器。驱动 器10的输出是绘示为具有720个模拟输出Yl至Y720,每一个输出对应至液晶显示器的每 一条线。
[0073] 图3是绘示DAC22与图2的源极线驱动器10的输出电路26的一形式的详细示意 图，其包含由NMOS构成的DAC(N_DAC)、由PMOS构成的DAC(P_DAC)、具有NMOS输入对的运 算放大器（N_0PA)、具有PMOS输入对的运算放大器（P_0PA)，其中VDD_P是代表DAC结构 22b的电源；VDD_N是代表DAC结构22a的电源；V1_N是代表DAC结构22a的第1个伽玛电 压；V64_N是代表DAC结构22a的第64个伽玛电压；V1_P是代表DAC结构22b的第1个伽 玛电压；V64_P是代表DAC结构22b的第64个伽玛电压；MV是代表中间电压；HV是代表高 电压。此DAC和输出电路架构是典型地被建构为差动架构，此DAC和输出电路架构分别包 含基于交替的NMOS和PMOS的DAC结构22a、22b，以及分别包含交替的PMOS和NMOS输入运 算放大器26a、26b。然而，熟知此项设计的人们可了解，轨对轨运算放大器输出电路结构可 被使用来替代差动结构。在液晶显示器中有许多驱动器。例如：高分辨率电视1920x1080， 有8个驱动器在显示器（1920x3 (RGB)/720)中。绘示于图2和图3的液晶显示器源极驱动 器的操作与它的组件为此领域技术人员所熟知。因此，这些组件的详细描述并不需要，也不 用提供，以避免混淆本发明中使用于液晶显示器驱动器的改善的DAC的相关说明。
[0074] 此处绘示的改善的DAC将此DAC的功能分为二级。第一级是提供大致对应至M位 数字输入码的粗略输出电压范围，而第二级是使用2位串行电荷重布DAC，以提供精确目标 电压于粗略范围内。伽玛校正和偏移消除可建立于DAC结构中。由以下描述可明显得知， 此DAC结构可提供显著的面积节省来达成高速、大面板、高解度的设计。
[0075] 图4是绘示高分辨率DAC结构100的第一实施例，且图4A是绘示此DAC执行的操 作步骤，此操作步骤由M位数字输入码产生模拟电压Vout。更具体而言，图4是绘示10位 DAC结构100的实施例。当10位实施例被绘示后，可理解的是，由10位实施例所绘示的通 则是相等适用于高分辨率的DAC结构（例如：11位和更高位的设计），甚至可相等适用于低 分辨率的DAC结构（9位和低等设计），如果需要如此应用的话。
[0076] 10位DAC结构100包含输出运算放大器102,其被提供来达成电流增益目的。运 算放大器102的输出（Vout)是回馈至运算放大器102的负输入端。运算放大器102的正 输入端耦接至串行电荷重布DAC104的输出，具体而言是2位串行电荷重布DAC，其于以下来 更详细讨论。此串行电荷重布DAC104具有高参考电压和低参考电压输入，以接受由参考电 压VH和VL和构成的参考电压对，其定义出一粗略电压范围。电压选择器电路106提供参 考电压VH和VL，在绘示的实施例中，参考电压VH和VL为一相邻电压对，此相邻电压对为电 压选择器106从跨越参考电压Vl至V9的多个相邻电压对中选择得来。范围由最低有效位 (LSB)d0至最高有效位（MSB)d9的10位输入码被提供至码扩充（CodeExpanding)和决定 逻辑112。假设电压选择器106于Y个相邻电压对间进行选择，则码扩充和决定逻辑112会 由10位输入码中抽出峋2Y个最高有效位。例如：如果图4的实施例中有8个电压对由Vl 至V9 (例如：V1/V2、V2/V3、V3/V4、V4/V5、V5/V6、V6/V7、V7/V8、V8/V9)，接着，码扩充和决 定逻辑112由10位输入码中抽出3个最高有效位（d9、d8、d7)，以用来选择一相邻电压对。 码扩充和决定逻辑112提供此3个位至寄存器，例如寄存器110。此3个最高有效位被提供 至第一译码器108,第一译码器108是将此3个最高有效位译码为控制信号来控制电压选择 器106,以输出8个可能的VL和VH对中的一者，其中此8个可能的VL和VH对是对应至输 入到译码器108的3位输入码。例如：如果[d9d8d7]为[111]，则VL/VH对为V8/V9,且 如果[d9d8d7]为[0 0 0]，则VL/VH对为V1/V2。借着以VL和VH来代表的粗略电压范 围，2位串行电荷重布DAC104可用来输出位于VL至VH范围中的特定电压准位，如以下所 述，其中此VL至VH范围是对应至10位输入码。
[0077] 图4绘示一实施例描述N= 1的实施例。亦即码扩充和决定逻辑112将此10位 数字输入码扩充1位。在此绘示实施例中，使用此扩充位作为填补字符（filler)或填充位 (paddingbit)于10位数字输入码的最低有效位后。此位被设定至一默认值"0"。此7个 最低有效位（d6至d0)和一个填补字符或填充位总共8位，码扩充和决定逻辑112提供此 8位至第二寄存器116。当码扩充和决定逻辑112提供偶数个最低有效位数，例如：8位最 低有效位于11位数字输入码的实施例中，考虑N= 0的实施例。其中填充位一直被设为0， 没有伽玛校正（以下叙述）经由此10位结构所提供的码扩充和决定逻辑来进行。在具有 伽玛校正的N= 1实施例中，此扩充位可通过逻辑112来动态设定为"0"或"1"。
[0078] 提供此8位码（d6d5d4d3d2dld0 0)至寄存器116。寄存器116被控制来以 2位组合[dHdL]序列的方式连续地/串行地提供所储存的8位码至第二译码器114,此2 位组合[dHdL]序列的方式是从8位码的最低有效位开始，例如：组合[d0 0]为第一，接着 [d2dl]为第二，然后[d4d3]为第三以及最终组合[d6d5]为最后。这些码的组合是被第 二译码器114所使用，以控制此2位串行电荷重布DAC104。
[0079] 2位串行电荷重布DAC104是操作来选择介于VL至VH范围的电压，以提供输出至 运算放大器102。此电荷重布DAC104包含终端电容C3,此终端电容C3是连接于低参考电 压节点和电荷收集节点109之间，此电荷收集节点耦接至运算放大器102的正输入端，和一 对二进制加权电容Cl、C2,每一电容具有亦耦接至低参考电压节点的第一端部与分别耦接 至第一电容充电节点105和第二电容充电节点107的多个第二端部。在充电周期间，电容 Cl的第二端部是经由第一开关电路来选择性的耦接至低参考电压VL或高参考电压VH，此 第一开关电路包含一个开关Sl和一对互补开关SH和在充电周期间，电容C2的第二 〇 端部是经由第二开关电路来选择性的耦接至低参考电压VL或高参考电压VH，此第二开关 电路包含开关Sl和一对互补开关SL和5Z。互补开关SH和和互补开关SL和i是 由第二译码器114的输出所控制。
[0080] 在电荷重布周期中，第一电容充电节点105是经由开关S2来耦接至电荷收集节点 109,而第二电容充电节点107是经由第二开关S2来耦接至电荷收集节点109。为了在重 置操作期间来重置电容，开关S3是耦接于低参考电压节点和电荷重布节点109之间。开关 SI、S2和S3可以多种方式来控制，例如通过时脉控制器发出的时脉信号来控制。
[0081] 对单个2位组合[dHdL]而言，当dH为1时，则开关SH为关闭状态且开关;^77为 开启状态，而当dH为O时，则开关SH为开启状态且开关;^7为关闭状态。类似地，当dL为 1时，开关SL为关闭状态且开关;^为开启状态，而当dL为O时，开关SL为开启状态且开 关(SL为关闭状态。
[0082] 电容C2和C3有电容值C且电容Cl有电容值2C。明显的是，电容内的电荷量为电 容的电容值的倍数。所以，假设例如Cl和C2二者皆同时充电，电容Cl内的电荷量为电容 C2内的电荷量的二倍。
[0083] 串行电荷重布DAC104的操作是通过图4A的辅助来被绘示。
[0084] 在步骤1，开关Sl为开启状态且开关S2和S3皆为关闭状态。当每一电容的两电 极皆耦接至电压VL时，此步骤将跨在电容Cl、C2和C3上的电压重置至0V。在步骤1后， 开关S3被开启且维持开启状态直到此程序再进行一次，而此时需要再重置电容C3。
[0085] 在步骤2,为了充电电容Cl和C2,开关Sl为关闭状态，而开关S2为开启状态。第 一 2位组合[dHdL]，例如：由寄存器116提供的[d0 0]，被第二译码器114用来控制开关 SH、57/、SL和*SL。如果dH为1，则SH为关闭状态，@7为开启状态且电容Cl是耦接于 VH和VL间以进行充电。如果dH为0,则SH为开启状态，石7为关闭状态且电容Cl是耦接 至VL和VL间且未被充电。如果dL为1，则SL为关闭状态，瓦为开启状态且电容C2是耦 接至VH和VL间，以进行充电。如果dL为0,则SL为开启状态，瓦为关闭状态且电容C2 是耦接至VL和VL间，其意味着电容C2未被充电。
[0086]在步骤3，为了在电容Cl、C2和终端/收集电容C3之间，分配任何建立于电容Cl和 C2中的电荷，以及分配电容C3的残留电荷（在此点上是没有残留电荷），开关Sl为开启状 态而开关S2为关闭状态具体而言，关闭状态的开关S2是将电容C1、C2和C3并联于电荷收 集节点109和低参考电压节点间。分配此电路中的总电荷，以使每一电容的电荷与其电容 量成比例。亦即，电容Cl具有总电荷（Qttrtal) -半的电荷量，而电容C2和C3的每一者有四 分之一的总电荷量，此是因为总电容值为4C。分配至电容C3的电荷导致输出节点有一等于 VL+VC3的电压。电压Vra是等于（Qttrtal)/4C。在每一电荷重布相位/周期期间，将此电路四分 之一的总电荷分配至电容C3。在此步骤后，输出节点电压是等于（2d0+0)/4* (VH-VL)+VL。 在此步骤，寄存器116亦加载下2位组合[d2dl]至第二译码器114,以准备接下来的电容 充电相位/周期。
[0087] 步骤4是以和步骤2相同的方法以及只以开关SH、SL、来操作，其中开 关SH、i7、SL是受到第二例的连续2位码，例如：组合[d2dl]的控制。根据[d2 dl]的值，步骤4可增加电荷至已存在于电容Cl和C2的电荷上。在步骤5,电容Cl、C2和C3是于低参考电压节点和节点109间再度被并联连接。电路中的总电荷包含电容C3中的 残留电荷（在步骤3结束时）加上电容Cl和C2的总电荷（例如：这些电容于步骤3结束 时的残留电荷加上步骤4中加到电容的任何电荷）。此全部总电荷再一次按比例重新分配 至3个电容。此导致除以4的残留电压留在电容C3中。此输出节点的电压是再次相等于 VL+Vra。在步骤5后，VL+Vra是相等于电容C3中的总电荷除以电容C1/C2/C3的总组合电容 值4C的值。在步骤5后，此输出节点电压是相等于：（2d2+dl+0. 5d0)/4* (VH-VL)+VL。
[0088] 步骤6到步骤9应该可由上述步骤2到步骤5的说明明显得知。每一阶段在节点 109上所对应造成的电压是绘示于图4B。如图4B所绘示，此时输出节点的电压为1/128 (64d 6+32d5+16d4+8d3+4d2+2dl+d0) * (VH-VL) +VL。亦即，此电压可为VL(如果提供至寄存器 116 的8个位码为0)至VL+127/128 (VH-VL)(如果提供至寄存器116的最高7个有效位码为1 且填充位为〇)之间的任一个值。
[0089] 2位串行电荷重布DAC结构提供符合下述求和公式的输出电压，其中"n"和"i"代 表差分变量，且其中当i= 1时di代表dl，如果i= 2时di代表d2等。
[0090
【权利要求】
1. 一个二级数字模拟转换器，其特征在于，用以根据一 M位数字输入码来输出一模拟 电压，其中该二级数字模拟转换器包含： 一 1位串行电荷重布数字模拟转换器，具有接收一高参考电压的一高参考电压输入节 点和接收一低参考电压的一低参考电压输入节点，其中该1位串行电荷重布数字模拟转换 器包含： 一第一电容，稱接至一第一电容充电节点和该低参考电压输入节点间； 一终端电容，耦接至一电荷收集节点和该低参考电压输入节点间； 一第一开关电路，用以于多个第一电容充电周期中，根据由一 1位控制码序列而得的 1位控制码的码例来将该第一电容充电节点耦接至该低参考电压输入节点和该高参考电压 输入节点之一，其中该1位控制码序列是从该M位数字输入码导出；以及 一第二开关电路，用以于多个电荷重布周期中，将该第一电容充电节点连接至该电荷 收集节点，其中该些电荷重布周期是接着该些第一电容充电周期，该些电荷重布周期是对 应至利用该终端电容来进行的电荷重布；以及 一电压选择器，该电压选择器是根据该M位数字输入码的至少一部分来将该高参考电 压和该低参考电压设定至选定电压。
2. 根据权利要求1所述的二级数字模拟转换器，其特征在于，该第一开关电路包含： 一充电周期开关，耦接于该第一电容充电节点和一参考电压节点间，该充电周期开关 是设置来于该些第一电容充电周期中被触发； 一高参考电压开关，耦接于该参考电压节点和该高参考电压输入节点间；以及 一低参考电压开关，耦接于该参考电压节点和该低参考电压输入节点间。
3. 根据权利要求2所述的二级数字模拟转换器，其特征在于，该第二开关电路包含耦 接于该第一电容充电节点和该电荷收集节点间的一开关。
4. 根据权利要求1所述的二级数字模拟转换器，其特征在于，还包含： 一输出运算放大器，具有一第一运算放大器输入和一第二运算放大器输入，其中该第 一运算放大器输入耦接至该输出运算放大器的一输出，而该第二运算放大器输入耦接至该 电荷收集节点；以及 一内建的偏移消除电路，耦接至该输出运算放大器，其中该偏移消除电路包含： 一偏移消除电容，具有耦接至该第二运算放大器输入的一第一端与耦接至一中间节点 的一第二端； 一第三开关电路，设置来于该些第一电容充电周期间，将该电荷收集节点连接至该第 二运算放大器输入，以及将该中间节点连接至该输出运算放大器的该输出；以及 一开关，设置来于该些电荷重布周期的一最终者后，将该中间节点连接至该偏移消除 电容器的该第二端。
5. 根据权利要求1所述的二级数字模拟转换器，其特征在于，该电压选择器是设置来 从多个相邻参考电压对中选择出一相邻参考电压对，以获得该高参考电压和该低参考电 压；该些相邻参考电压对包含8个相邻参考电压对；该电压选择器根据该M位数字输入码 的3个最高有效位来选择该相邻参考电压对。
6. 根据权利要求1所述的二级数字模拟转换器，其特征在于，还包含一伽玛校正扩充 和决定逻辑，用以根据该M位数字输入码来透过码扩充完成伽玛校正，其中该伽玛校正扩 充和决定逻辑将该M位数字输入码扩充1、2或3位。
7. 根据权利要求1所述的二级数字模拟转换器，其特征在于，该电压选择器是设置来 由多个相邻电压对中选择出一相邻参考电压对，以获得该高参考电压和低参考电压；该些 相邻参考电压对包含Y个相邻参考电压对；该电压选择器根据该M位数字输入码的X个最 高有效位来选择出该相邻参考电压对，且X等于l〇g 2Y。
8. -种液晶显示器源极驱动器，其特征在于，包含： 一二级数字模拟转换器，用以根据一 M位数字输入码来输出一模拟电压，该二级数字 模拟转换器包含： 一 1位串行电荷重布数字模拟转换器，具有用以接收一高参考电压的一高参考电压输 入节点和用以接收一低参考电压的一低参考电压输入节点，该1位串行电荷重布数字模拟 转换器包含： 一第一电容，稱接至一第一电容充电节点和该低参考电压输入节点间； 一终端电容，耦接至一电荷收集节点和该低参考电压输入节点间； 一第一开关电路，用以于多个第一电容充电周期中，根据由一 1位控制码序列而得的 1位控制码的码例来将该第一电容充电节点耦接至该低参考电压输入节点和该高参考电压 输入节点之一，其中该1位控制码序列是从该M位数字输入码导出；以及 一第二开关电路，用以于多个电荷重布周期中，将该第一电容充电节点连接至该电荷 收集节点，其中该些电荷重布周期是接着该些第一电容充电周期，该些电荷重布周期是对 应至利用该终端电容来进行的电荷重布； 一电压选择器，该电压选择器是根据该M位数字输入码来将该高参考电压和该低参考 电压设定至多个选定准位；以及 一伽玛校正扩充和决定逻辑，用以根据该M位数字输入码来透过码扩充完成伽玛校 正。
9. 根据权利要求8所述的液晶显示器源极驱动器，其特征在于，包含： 一输出运算放大器，该输出运算放大器具有一第一运算放大器输入和一第二运算放大 器输入，该第一运算放大器输入耦接至该输出运算放大器的一输出，而该第二运算放大器 输入耦接至该电荷收集节点；以及 一内建的偏移消除电路，耦接至该输出运算放大器。
10. 根据权利要求8所述的液晶显示器源极驱动器，其特征在于，该伽玛校正扩充与决 定逻辑将该M位数字输入码扩充1、2或3位；该1位控制码序列是由已扩充的该M位数字 输入码所串行提供，在该1位控制码序列中，最低有效位先被提供。
【文档编号】H03M1/66GK104318906SQ201410488063
【公开日】2015年1月28日 申请日期:2011年4月14日 优先权日:2010年4月23日
【发明者】涂能平 申请人:台湾积体电路制造股份有限公司