一种小数_整数分频器电路及其实现方法
【专利摘要】本发明公开了一种小数_整数分频电路及其实现方法，包括正交时钟产生模块，吞脉冲电路，二分频器，模式控制模块以及时钟选择模块；首先，初始时钟通过正交时钟产生模块产生互为正交的两对差分时钟信号；其次，MODE信号通过模式控制模块产生吞脉冲控制信号，确定吞脉冲的次数；最后，时钟选择模块选择输出时钟。本电路通过编程MODE控制信号和时钟选择信号，可以实现不同整数和小数分频因子的分频，具有频率分辨率高、分频因子范围大以及模块重复利用率高的特性。本分频器适用于可编程小数分频锁相环、频率综合器以及其他时钟系统设计领域。
【专利说明】一种小数_整数分频器电路及其实现方法
【技术领域】
[0001]本发明主要涉及时钟系统设计领域，可应用于小数分频锁相环，射频收发机中的频率综合器，特别是涉及一种小数_整数分频器电路及其实现方法，使得小数分频频率合成器的设计实现更加简便快捷。
【背景技术】
[0002]作为射频通信领域中的关键模块，频率综合器主要为发送系统提供高频的载波信号，同时实现频率调制功能，实现低频数字信号到高频信号的频率调制；对于接收系统，频率综合器主要为其提供频率间隔与发送系统一致的精确本振信号。
[0003]对于传统频率综合器，输出时钟频率满足Fre_out=N*Fre_ref，其中Fre_out为频率综合器输出时钟频率，Fre_ref为输入参考时钟的频率，N为反馈分频器的分频因子。为了获得频率范围宽、精度高以及相位噪声性能好的输出时钟信号，频率综合器一般采用降低输入参考时钟频率Fre_ref技术来提高输出时钟的频率分辨率；采用增大分频因子N来实现输出时钟的频率范围。然而，采用较小频率参考时钟，意味着频率综合器的环路带宽需要随之减小，导致环路锁定时间会随之变长；同时，较窄的环路带宽会使得环路对压控振荡器VCO的相位噪声抑制能力不够，降低频率综合器的相位噪声性能；若采用大的分频因子N，会使得相位噪声贡献正比于分频因子N的其他子模块(如鉴频鉴相器、电荷泵等)的相位噪声增大，同样会恶化频率综合器的噪声性能。
[0004]为了解决上述技术问题，本发明提出了一种小数_整数分频器电路及其实现方法。该分频器可以在参考时钟频率不变的情况下，实现频率综合器输出时钟频率分频率高和频率范围宽的功能要求，同时保证输出时钟信号的相位噪声满足设计需求，解决了时钟频率分频率高、锁定时间长和相位噪声差的矛盾。小数_整数分频器将VCO产生的高频时钟信号进行小数N.F分频，最终达到锁定时反馈时钟频率与参考时钟频率相同的目的，同时根据时钟系统需求产生其他频率需求的时钟信号，其中N为整数，F为小数。
[0005]所述小数_整数分频器，对整数和小数分频因子进行编程，可以实现不同的分频因子，最终获得满足目标频率分辨率的不同频率范围的目标时钟信号。
【发明内容】
[0006]本发明要解决的问题在于:针对现有技术存在的问题，本发明提供一种小数_整数分频器电路及其实现方法，该分频器可以实现不同整数分频因子N的小数分频N.F以及不同整数分频因子的整数分频，提高了小数_整数分频器的设计灵活性，降低频率综合器后分频支路中整数分频器的设计冗余度，扩大了同一频率综合器在相同频率分辨率条件下的输出频率范围。
[0007]为实现上述技术问题，本发明提出的解决方案为:一种小数_整数分频器电路及其实现方法，其特征在于:包括正交时钟产生模块，吞脉冲电路，二分频器，模式控制模块以及时钟选择模块； 上述分频器中，所述的正交时钟产生模块，其特征在于:高频时钟信号CLK_IN通过正交时钟产生模块，产生了互为正交的两对差分信号，其中第一对差分信号为CLKl和CLK1_BAR，第二对差分信号为CLK1_90和CLK1_90_BAR，CLKl和CLK1_90相差90度的相移；上述分频器中，所述的模式控制模块，其特征在于:模式控制信号MODE通过模式控制模块产生四位并行的吞脉冲电路控制信号SEL〈0:3>,用于控制正交时钟产生模块生成的四路并行时钟信号是否进行输出，其中MODE信号的高电平脉宽为输入时钟信号CLK_IN周期的八倍，低电平脉宽为高电平脉宽的整数倍；
上述分频器中，所述的吞脉冲电路，其特征在于:当MODE信号只含有一个高脉冲信号时，吞脉冲电路实现一次五分频；当MODE信号含有N个高脉冲信号时，吞脉冲电路实现N次五分频；
上述分频器中，所述的二分频器一和二分频器二，其特征在于:对输入时钟信号进行二分频；
上述分频器中，所述的时钟选择模块，其特征在于:将小数_整数分频器产生的多路时钟信号进行选择输出，获得与目标频率对应的时钟信号，其中输入信号分别为正交时钟产生模块生成的CLK_1 (4分频)时钟，吞脉冲电路产生的CLK_2 (4/5分频)时钟，第一个二分频器产生的CLK_3(8/9分频)时钟以及第二个二分频器产生的CLK_4(16/17分频)时钟。
[0008]与现有技术相比，本发明的优点在于:
1、实现可编程的小数分频因子N.F中的整数因子。与传统的分频率结构相比，本发明采用了整数分频因子可编程的小数分频技术，实现相同频率分辨率的条件下提高了分频器的工作频率范围。
[0009]2、实现整数分频因子和小数分频因子的可编程设计。与传统的分频器结构相比，本发明可以根据实际时钟系统需求产生多路频率精度不同的时钟信号。
[0010]3、设计灵活性强。与传统的分频器结构相比，本发明结构简单，在同一频率综合器电路中可以实现重复利用，降低了设计冗余度。
【专利附图】
【附图说明】
[0011]图1是本发明小数_整数分频电路的结构示意图；
图2是本发明正交时钟产生模块的输出波形示意图；
图3是本发明模式控制模块的输出波形示意图；
图4是本发明吞脉冲电路的输出波形示意图；
图5是本发明小数_整数分频器的时钟频率信息示意图。
【具体实施方式】
[0012]以下将结合附图和具体实施例对本发明做进一步详细说明。
[0013]参见图1所示，本发明的一种小数_整数分频电路主要包括正交时钟产生模块，吞脉冲电路，二分频器，模式控制模块以及时钟选择模块。
[0014]结合图1所示，所述的小数_整数分频电路首先将高频时钟CLK_IN通过正交时钟产生模块，产生互为正交的两对差分信号，其中第一对差分信号为CLKl和CLK1_BAR，第二对差分信号为CLK1_90和CLK1_90_BAR，CLKl和CLK1_90相差90度的相移，其输出波形示意图如图2所示；
同时，模式控制信号MODE通过模式控制模块产生四位并行的吞脉冲电路控制信号SEL〈0:3>，实现对正交时钟产生模块生成的四路并行时钟信号进行选择输出，其中MODE信号的高电平脉宽为输入时钟信号CLK_IN周期的八倍，低电平脉宽为高电平脉宽的整数倍，图3描述了模式控制模块输入输出波形的对应关系；
正交时钟产生模块生成的四路并行时钟信号和模式控制模块产生的SEL信号作为吞脉冲电路的输入信号，其中SEL〈0:3>对四路并行时钟信号进行选择输出；当相邻的两个控制信号发生跳变时，当前输出的时钟信号会被关断，同时选择相位滞后该时钟90度的另一个时钟信号进行输出，从而实现吞脉冲的效果。当SEL〈0:3>只有一个相邻的沿跳变时，则吞脉冲电路会进行一次吞脉冲操作，当SEL〈0:3>出现N次相邻的沿跳变时，则吞脉冲电路会进行N次吞脉冲操作，其中N由目标小数分频因子决定，图4描述有两次相邻沿跳变的吞脉冲电路的输出波形；
吞脉冲电路实现不同次数的4和4+1分频后，如果进行了 S次5分频，P次4分频，则表现出的小数分频因子为4.F=(S*5+P*4)/(P+S);其输出时钟信号通过连续的两次二分频，其中第一个二分频器模块实现了 8和8+1分频，如果进行了 S次9分频，P次8分频，则表现出的小数分频因子为8.F=(S*9+P*8)/(P+S);其输出时钟再通过第二个二分频器，最终达到对初始时钟CLK_IN不同次数的16和16+1分频，如果进行了 S次17分频，P次16分频，则表现出的小数分频因子为16.F=(S*17+P*16)/(P+S)，其中F为小数，图5描述了小数_整数分频器的所有时钟频率信息。
[0015]上述产生的不同时钟信号，将作为时钟选择模块输入信号，时钟选择信号根据实际时钟频率需求，进行输出时钟选择，最终获得满足目标频率信息的时钟。
[0016]以上实施例所示的电路是为了详细说明本发明专利，但本发明不局限于上述实施例，将器件简单地替换所引起的电路变化亦属于本发明的保护范围，本发明的保护范围应以权力要求书为准。
【权利要求】
1.一种小数_整数分频器电路及其实现方法，其特征在于:包括正交时钟产生模块，吞脉冲电路，二分频器，模式控制模块以及时钟选择模块。
2.如权利要求1所述的分频器,其特征在于:高频时钟信号CLK_IN通过正交时钟产生模块，产生了互为正交的两对差分信号，其中第一对差分信号为CLKl和CLK1_BAR，第二对差分信号为CLK1_90和CLK1_90_BAR，CLKl和CLK1_90相差90度的相移。
3.如权利要求1所述的分频器，其特征在于:模式控制信号MODE通过模式控制模块产生四位并行的吞脉冲电路控制信号SEL〈0:3>，实现对正交时钟产生模块生成的四路并行时钟信号进行选择输出，其中MODE信号的高电平脉宽为输入时钟信号CLK_IN周期的八倍，低电平脉宽为高电平脉宽的整数倍。
4.如权利要求1所述的分频器，其特征在于:当MODE信号只含有一个高脉冲信号时，吞脉冲电路实现一次五分频；当MODE信号含有N个高脉冲信号时，吞脉冲电路实现N次五分频。
5.如权利要求1所述的分频器，其特征在于:所述的二分频器主要对输入时钟信号进行二分频。
6.如权利要求1所述的分频器，其特征在于:所述的时钟选择模块将小数_整数分频器产生的多路时钟信号进行选择输出，获得与目标频率对应的时钟信号，其中输入信号分别为正交时钟产生模块生成的CLK_1 (4分频)时钟，吞脉冲电路产生的CLK_2 (4/5分频)时钟，第一个二分频器产生的CLK_3 (8/9分频)时钟以及第二个二分频器产生的CLK_4 (16/17分频)时钟。
【文档编号】H03L7/18GK104300975SQ201410494264
【公开日】2015年1月21日 申请日期:2014年9月25日 优先权日:2014年9月25日
【发明者】郭斌 申请人:长沙景嘉微电子股份有限公司