多通道时钟分配及信号同步和分配电路及其选控方法
【专利摘要】本发明提供了一种多通道时钟分配及信号同步和分配电路及选控方法，通过控制端选择电路工作在多通道时钟分配模式或信号同步和分配模式；工作在多通道时钟分配模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输出端断开；时钟输入通过控制端选择第一输入端或第二输入端输入；工作在信号同步和分配电路模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输出端连接；信号通过第二输入端输入。能够直接覆盖单一的时钟分配芯片功能，实现多通道时钟分配。同时，还具有信号同步和分配功能，替换典型的信号同步和分配功能多芯片解决方案。
【专利说明】多通道时钟分配及信号同步和分配电路及其选控方法
【技术领域】
[0001] 本发明涉及一种多通道时钟分配及信号同步和分配电路及其选控方法，特别是涉 及适用于数字芯片架构设计领域。
【背景技术】
[0002] 现有的时钟分配及信号同步和分配解决方案，采用单功能芯片实现，有以下问 题： 功能单一，灵活性差； 不利于提商广品的集成度； 电路设计者需要对芯片间信号传输进行匹配，设计复杂。
【发明内容】
[0003] 本发明要解决的技术问题是提供一种能够实现多通道时钟分配及信号同步和分 配的电路及选控方法。
[0004] 本发明采用的技术方案如下：一种多通道时钟分配及信号同步和分配电路，其 特征在于，包括控制端、第一输入端、第二输入端、第一 D触发器、第二D触发器、多路选择器 和多通道输出电路；通过控制端选择电路工作在多通道时钟分配模式或信号同步和分配模 式；工作在多通道时钟分配模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两 个输出端断开；时钟输入通过控制端选择第一输入端或第二输入端输入；工作在信号同步 和分配电路模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输出端连接； 信号通过第二输入端输入。
[0005] 作为优选，所述多路选择器分别与控制端和多通道输出电路相连；所述第一输入 端和第二输入端分别通过各自的缓冲器与多路选择器相连；所述第一 D触发器和第二D触 发器的两个时钟端对应相连，两个时钟端又分别通过第一开关与第一输入端缓冲器的两个 输出端相连；所述第一 D触发器的两个输入端分别通过第二开关与第二输入端的两个端口 相连；所述第一 D触发器的输出端与第二D触发器的输入端相连，第二D触发器的输出端与 多路选择器相连。
[0006] 作为优选，所述第一 D触发器的输入端分别通过第二开关与第二输入端缓冲器的 两个输入端口相连。
[0007] -种多通道时钟分配及信号同步和分配电路选控方法，具体方法为，通过控制端 选择电路工作在多通道时钟分配模式或信号同步和分配模式。
[0008] 作为优选，控制端在高电平时，多路选择器选择第一输入端的信号作为输入信号， 并将信号分配到各个输出端口实现多通道时钟分配； 控制端为低电平时，多路选择器选择第二输入端的信号作为输入信号，并将信号分配 到各个输出端口实现多通道时钟分配； 控制端为高阻态时，第一输入端作为D触发器的时钟输入端，第二输入端作为D触发器 的数据输入端，多路选择器选择D触发器的输出信号，并将该信号分配到各个输出端口实 现时钟信号分配和信号同步和分发。
[0009] 与现有技术相比，本发明的有益效果是：能够直接覆盖单一的时钟分配芯片功能， 实现多通道时钟分配。同时，还具有信号同步和分配功能，替换典型的信号同步和分配功能 多芯片解决方案。
【专利附图】
【附图说明】
[0010] 图1为本发明其中一实施例的原理示意图。
【具体实施方式】
[0011] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不 用于限定本发明。
[0012] 本说明书(包括任何附加权利要求、摘要和附图）中公开的任一特征，除非特别叙 述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征 只是一系列等效或类似特征中的一个例子而已。
[0013] 如图1所示的多通道时钟分配及信号同步和分配电路，包括控制端（SEL端)、第一 输入端(端口 0)、第二输入端(端口 1)、第一 D触发器（D触发器0)、第二D触发器（D触发器 1)、多路选择器和多通道输出电路；所述多路选择器分别与控制端和多通道输出电路相连； 所述第一输入端和第二输入端分别通过各自的缓冲器与多路选择器相连；所述第一 D触发 器和第二D触发器的两个时钟端对应相连，两个时钟端又分别通过第一开关（开关0)与第 一输入端缓冲器的两个输出端相连；所述第一 D触发器的两个输入端分别通过第二开关 (开关1)与第二输入端的两个端口相连；所述第一 D触发器的输出端与第二D触发器的输 入端相连，第二D触发器的输出端与多路选择器相连。
[0014] 通过控制端（SEL)选择电路工作在多通道时钟分配模式或信号同步和分配模式； 工作在多通道时钟分配模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输 出端断开；时钟输入通过控制端选择第一输入端或第二输入端输入；工作在信号同步和分 配电路模式时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输出端连接；信号 通过第二输入端输入。
[0015] 在本具体实施例中，其中，SEL为功能选择输入信号，信号电平为LVTTL ;端口 0 为时钟输入端口，信号电平为LVPECL ;端口 1为时钟输入端口或输入端口，信号电平为 LVPECL ;输出信号Qj ，信号电平均为LVPECL。
[0016] 能够直接覆盖单一的时钟分配芯片功能，实现多通道时钟分配。同时，还具有信号 同步和分配功能，替换典型的信号同步和分配功能多芯片解决方案。
[0017] 在本具体实施例中，所述第一 D触发器的两个输入端分别通过第二开关(开关1) 与第二输入端缓冲器的两个端口相连，这样能够使输入阻抗大，对前级驱动电流的要求比 较小。
[0018] 通过控制端SEL选择电路工作在多通道时钟分配模式或信号同步和分配模式。
[0019] 在本具体实施例中，多通道时钟分配及信号同步和分配电路选控方法为， 控制端SEL在高电平时，开关0、开关1断开，多路选择器选择第一输入端(端口 0)的信 号作为输入信号，并将信号分配到各个输出端口实现多通道时钟分配； 控制端SEL为低电平时，开关0、开关1断开，多路选择器选择第二输入端(端口 1)的信 号作为输入信号，并将信号分配到各个输出端口实现多通道时钟分配； 控制端SEL为高阻态时，开关0、开关1闭合，第一输入端(端口 0)作为D触发器（D触 发器〇以及D触发器1)的时钟输入端，第二输入端(端口 1)作为D触发器（D触发器0)的 数据输入端，多路选择器选择D触发器（D触发器1)的输出信号，并将该信号分配到各个输 出端口实现时钟信号分配和信号同步和分发。较好满足了工程应用需要。
【权利要求】
1. 一种多通道时钟分配及信号同步和分配电路，其特征在于，包括控制端、第一输入 端、第二输入端、第一 D触发器、第二D触发器、多路选择器和多通道输出电路；通过控制端 选择电路工作在多通道时钟分配模式或信号同步和分配模式；工作在多通道时钟分配模式 时，两个D触发器的时钟输入端和第一输入端缓冲器的两个输出端断开；时钟输入通过控 制端选择第一输入端或第二输入端输入；工作在信号同步和分配电路模式时，两个D触发 器的时钟输入端和第一输入端缓冲器的两个输出端连接；信号通过第二输入端输入。
2. 根据权利要求1所述的多通道时钟分配及信号同步和分配电路，其特征在于，所述 多路选择器分别与控制端和多通道输出电路相连；所述第一输入端和第二输入端分别通过 各自的缓冲器与多路选择器相连；所述第一 D触发器和第二D触发器的两个时钟端对应相 连，两个时钟端又分别通过第一开关与第一输入端缓冲器的两个输出端相连；所述第一 D 触发器的两个输入端分别通过第二开关与第二输入端的两个端口相连；所述第一 D触发器 的输出端与第二D触发器的输入端相连，第二D触发器的输出端与多路选择器相连。
3. 根据权利要求2所述的多通道时钟分配及信号同步和分配电路，其特征在于，所述 第一 D触发器的输入端分别通过第二开关与第二输入端缓冲器的两个输入端口相连。
4. 一种多通道时钟分配及信号同步和分配电路选控方法，具体方法为， 通过控制端选择电路工作在多通道时钟分配模式或信号同步和分配模式。
5. 根据权利要求4所述的多通道时钟分配及信号同步和分配电路选控方法，具体方法 为： 控制端在高电平时，多路选择器选择第一输入端的信号作为输入信号，并将信号分配 到各个输出端口实现多通道时钟分配； 控制端为低电平时，多路选择器选择第二输入端的信号作为输入信号，并将信号分配 到各个输出端口实现多通道时钟分配； 控制端为高阻态时，第一输入端作为D触发器的时钟输入端，第二输入端作为D触发器 的数据输入端，多路选择器选择D触发器的输出信号，并将该信号分配到各个输出端口实 现时钟信号分配和信号同步和分发。
【文档编号】H03K19/00GK104506179SQ201410818682
【公开日】2015年4月8日 申请日期:2014年12月25日 优先权日:2014年12月25日
【发明者】成章, 肖岚 申请人:中国电子科技集团公司第二十九研究所