高增益运算放大器的制造方法
【专利摘要】本实用新型公开了一种高增益运算放大器。高增益运算放大器包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一NPN管、第二NPN管、第三NPN管、第四NPN管、第五NPN管、第六NPN管、第七NPN管、第八NPN管、第一PNP管和第二PNP管。利用本实用新型提供的高增益运算放大器能够输出高增益的输出信号。
【专利说明】高增益运算放大器
【技术领域】
[0001] 本实用新型涉及集成电路技术，尤其涉及到高增益运算放大器。
【背景技术】
[0002] 在电路系统中运算放大器是常用的一个模块，需要放大倍数大的运算放大器。
【发明内容】
[0003] 本实用新型旨在解决现有技术的不足，提供一种高增益的运算放大器。
[0004] 高增益运算放大器，包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第 六电阻、第七电阻、第八电阻、第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五 PM0S管、第六PM0S管、第七PM0S管、第一 NM0S管、第二NM0S管、第三NM0S管、第四NM0S 管、第五NM0S管、第六NM0S管、第一 NPN管、第二NPN管、第三NPN管、第四NPN管、第五NPN 管、第六NPN管、第七NPN管、第八NPN管、第一 PNP管和第二PNP管：
[0005] 所述第一电阻的一端接电源VCC，另一端接所述第二电阻的一端和所述第一 NPN 管的基极；
[0006] 所述第二电阻的一端接所述第一电阻的一端和所述第一 NPN管的基极，另一端接 地；
[0007] 所述第三电阻的一端接所述第一 NPN管的发射极，另一端接地；
[0008] 所述第四电阻的一端接电源VCC，另一端接所述第二NPN管的集电极和所述第四 NPN管的基极；
[0009] 所述第五电阻的一端接电源VCC，另一端接所述第三NPN管的集电极和所述第五 NPN管的基极；
[0010] 所述第六电阻的一端接所述第五PM0S管的栅极和所述第六PM0S管的栅极和漏极 和所述第七PM0S管的栅极，另一端接所述第六NPN管的基极和所述第五NM0S管的栅极和 漏极；
[0011] 所述第七电阻的一端接输出V0UT和所述第八电阻的一端，另一端接所述第二PNP 管的发射极；
[0012] 所述第八电阻的一端接输出V0UT和第七电阻的一端，另一端接所述第八NPN管的 发射极；
[0013] 所述第一 PM0S管的栅极接漏极和所述第二PM0S管的栅极和所述第一 NPN管的集 电极，源极接电源VCC ;
[0014] 所述第二PM0S管的栅极接所述第一 PM0S管的栅极和漏极和所述第一 NPN管的集 电极，源极接电源VCC，漏极接所述第一 NM0S管的栅极和漏极和所述第二NM0S管的栅极和 所述第三NM0S管的栅极和所述第四NM0S管的栅极和所述第六NM0S管的栅极；
[0015] 所述第三PM0S管的栅极接漏极和所述第四PM0S管的栅极和所述第四NPN管的集 电极，源极接电源VCC ;
[0016] 所述第四PM0S管的栅极接所述第三PM0S管的栅极和漏极和所述第四NPN管的集 电极，源极接电源VCC，漏极接所述第五NPN管的集电极和所述第五PM0S管的源极；
[0017] 所述第五PM0S管的栅极接所述第六PM0S管的栅极和漏极和所述第七PM0S管的 栅极和所述第六电阻的一端，源极接所述第四PM0S管的漏极和所述第五NPN管的集电极， 漏极接所述第六NPN管的集电极和所述第一 PNP管的基极和所述第七NPN管的基极；
[0018] 所述第六PM0S管的栅极接漏极和所述第七PM0S管的栅极和所述第五PM0S管的 栅极和所述第六电阻的一端，源极接电源VCC ;
[0019] 所述第七PM0S管的栅极接所述第六PM0S管的栅极和漏极和所述第五PM0S管的 栅极和所述第六电阻的一端，源极接电源VCC，漏极接所述第八NPN管的基极和所述第一 PNP管的发射极；
[0020] 所述第一 NM0S管的栅极接漏极和所述第二PM0S管的漏极和所述第二NM0S管的 栅极和所述第三NM0S管的栅极和所述第四NM0S管的栅极和所述第六NM0S管的栅极，源极 接地；
[0021] 所述第二NM0S管的栅极接所述第一 NM0S管的栅极和漏极和所述第二PM0S管的 漏极和所述第三NM0S管的栅极和所述第四NM0S管的栅极和所述第六NM0S管的栅极，源极 接地，漏极接所述第二NPN管的发射极和所述第三NPN管的发射极；
[0022] 所述第三NM0S管的栅极接所述第一 NM0S管的栅极和漏极和所述第二NM0S管的 栅极和所述第二PM0S管的漏极和所述第四NM0S管的栅极和所述第六NM0S管的栅极，源极 接地，漏极接所述第四NPN管的发射极和所述第五NPN管的发射极；
[0023] 所述第四NM0S管的栅极接所述第一 NM0S管的栅极和漏极和所述第二NM0S管的 栅极和所述第三NM0S管的栅极和所述第二PM0S管的漏极和所述第六NM0S管的栅极，源极 接地，漏极接所述第六NPN管的发射极；
[0024] 所述第五NM0S管的栅极接漏极和所述第六NPN管的基极和所述第六电阻的一端， 源极接地；
[0025] 所述第六NM0S管的栅极接所述第一 NM0S管的栅极和漏极和所述第二NM0S管的 栅极和所述第三NM0S管的栅极和所述第四NM0S管和所述第二PM0S管的漏极，源极接地， 漏极接所述第七NPN管的发射极和所述第二PNP管的基极；
[0026] 所述第一 NPN管的基极接所述第一电阻的一端和所述第二电阻的一端，集电极接 所述第一 PM0S管的栅极和漏极和所述第二PM0S管的栅极，发射极接所述第三电阻的一 端；
[0027] 所述第二NPN管的基极是VN端，集电极接所述第四电阻的一端和所述第四NPN管 的基极，发射极接所述第三NPN管的发射极和所述第二NM0S管的漏极；
[0028] 所述第三NPN管的基极是VP端，集电极接所述第五电阻的一端和所述第五NPN管 的基极，发射极接所述第二NPN管的发射极和所述第二NM0S管的漏极；
[0029] 所述第四NPN管的基极接所述第四电阻的一端和所述第二NPN管的集电极，集电 极接所述第三PM0S管的栅极和漏极和所述第四PM0S管的栅极，发射极接所述第五NPN管 的发射极和所述第三NM0S管的漏极；
[0030] 所述第五NPN管的基极接所述第五电阻的一端和所述第三NPN管的集电极，集电 极接所述第四PM0S管的漏极和所述第五PM0S管的源极，发射极接所述第四NPN管的发射 极和所述第三NMOS管的漏极；
[0031] 所述第六NPN管的基极接所述第六电阻的一端和所述第五NM0S管的栅极和漏极， 集电极接所述第五PM0S管的漏极和所述第一 PNP管的基极和所述第七NPN管的基极，发射 极接所述第四NM0S管的漏极；
[0032] 所述第七NPN管的基极接所述第五PM0S管的漏极和所述第一 PNP管的基极和所 述第六NPN管的集电极，集电极接电源VCC，发射极接所述第六NM0S管的漏极和所述第二 PNP管的基极；
[0033] 所述第八NPN管的基极接所述第七PM0S管的漏极和所述第一 PNP管的发射极，集 电极接电源VCC，发射极接所述第八电阻的一端；
[0034] 所述第一 PNP管的基极接所述第七NPN管的基极和所述第五PM0S管的漏极和所 述第六NPN管的集电极，集电极接地，发射极接所述第七PM0S管的漏极和所述第八NPN管 的基极；
[0035] 所述第二PNP管的基极接所述第七NPN管的发射极和所述第六NM0S管的漏极，集 电极接地，发射极接所述第七电阻的一端；
[0036] 所述第一电阻、所述第二电阻、所述第三电阻、所述第一 NPN管、所述第一 PM0S管、 所述第二PM0S管和所述第一 NM0S管构成整个电路的偏置电路产生偏置电流；
[0037] 所述第四电阻、所述第五电阻、所述第二NPN管、所述第三NPN管和所述第二NM0S 管构成第一级放大电路；
[0038] 所述第三PM0S管、所述第四PM0S管、所述第四NPN管、所述第五NPN管和所述第 三NM0S管构成第二级放大电路，对经过第一放大电路后的电压进一步放大，以达到电路设 计的高增益；
[0039] 所述第六PM0S管、所述第六电阻、所述第五匪0S管构成了所述第五PM0S管和所 述第六NPN管的偏置电压电路；
[0040] 所述第七PM0S管和所述第一 PNP管形成了所述第八NPN管的基极电压，通过设置 所述第七PM0S管的电流来调节第八NPN管的输出深度，以期使输出信号的上半周幅度更 大；
[0041] 所述第五PM0S管和所述第一 PNP管构成了驱动级的对管上管的输出驱动通道；
[0042] 所述第五PM0S管、所述第六NPN管和所述第七NPN管构成驱动级的对管下管的驱 动通道，使第二PNP管基极电流更大，以期使输出信号的下半周幅度更大。
[0043] 利用本实用新型提供的高增益运算放大器能够输出高增益的输出信号。
【专利附图】
【附图说明】
[0044] 图1为本实用新型的高增益运算放大器的电路图。
【具体实施方式】
[0045] 以下结合附图对本实用新型内容进一步说明。
[0046] 高增益运算放大器，如图1所示，包括第一电阻101、第二电阻102、第三电阻103、 第四电阻110、第五电阻111、第六电阻123、第七电阻130、第八电阻131、第一 PM0S管105、 第二PM0S管106、第三PM0S管113、第四PM0S管117、第五PM0S管119、第六PM0S管124、 第七 PMOS 管 125、第一 NMOS 管 107、第二 NMOS 管 108、第三 NMOS 管 115、第四 NMOS 管 121、 第五NM0S管122、第六NM0S管128、第一 NPN管104、第二NPN管109、第三NPN管112、第四 NPN管114、第五NPN管116、第六NPN管120、第七NPN管127、第八NPN管132、第一 PNP管 126 和第二 PNP 管 129 :
[0047] 所述第一电阻101的一端接电源VCC，另一端接所述第二电阻102的一端和所述第 一 NPN管104的基极；
[0048] 所述第二电阻102的一端接所述第一电阻101的一端和所述第一 NPN管104的基 极，另一端接地；
[0049] 所述第三电阻103的一端接所述第一 NPN管104的发射极，另一端接地；
[0050] 所述第四电阻110的一端接电源VCC，另一端接所述第二NPN管109的集电极和所 述第四NPN管114的基极；
[0051] 所述第五电阻111的一端接电源VCC，另一端接所述第三NPN管112的集电极和所 述第五NPN管116的基极；
[0052] 所述第六电阻123的一端接所述第五PM0S管119的栅极和所述第六PM0S管124 的栅极和漏极和所述第七PM0S管125的栅极，另一端接所述第六NPN管120的基极和所述 第五NM0S管122的栅极和漏极；
[0053] 所述第七电阻130的一端接输出V0UT和所述第八电阻131的一端，另一端接所述 第二PNP管129的发射极；
[0054] 所述第八电阻131的一端接输出V0UT和第七电阻130的一端，另一端接所述第八 NPN管132的发射极；
[0055] 所述第一 PM0S管105的栅极接漏极和所述第二PM0S管106的栅极和所述第一 NPN管104的集电极，源极接电源VCC ;
[0056] 所述第二PM0S管106的栅极接所述第一 PM0S管105的栅极和漏极和所述第一 NPN管104的集电极，源极接电源VCC，漏极接所述第一 NM0S管107的栅极和漏极和所述第 二NM0S管108的栅极和所述第三NM0S管115的栅极和所述第四NM0S管121的栅极和所 述第六NM0S管128的栅极；
[0057] 所述第三PM0S管113的栅极接漏极和所述第四PM0S管117的栅极和所述第四 NPN管114的集电极，源极接电源VCC ;
[0058] 所述第四PM0S管117的栅极接所述第三PM0S管113的栅极和漏极和所述第四NPN 管114的集电极，源极接电源VCC，漏极接所述第五NPN管116的集电极和所述第五PM0S管 119的源极；
[0059] 所述第五PM0S管119的栅极接所述第六PM0S管124的栅极和漏极和所述第七 PM0S管125的栅极和所述第六电阻123的一端，源极接所述第四PM0S管117的漏极和所述 第五NPN管116的集电极，漏极接所述第六NPN管120的集电极和所述第一 PNP管126的 基极和所述第七NPN管127的基极；
[0060] 所述第六PM0S管124的栅极接漏极和所述第七PM0S管125的栅极和所述第五 PM0S管119的栅极和所述第六电阻123的一端，源极接电源VCC ;
[0061] 所述第七PM0S管125的栅极接所述第六PM0S管124的栅极和漏极和所述第五 PM0S管119的栅极和所述第六电阻123的一端，源极接电源VCC，漏极接所述第八NPN管 132的基极和所述第一 PNP管126的发射极；
[0062] 所述第一 NM0S管107的栅极接漏极和所述第二PM0S管106的漏极和所述第二 NM0S管108的栅极和所述第三NM0S管115的栅极和所述第四NM0S管121的栅极和所述第 六NM0S管128的栅极，源极接地；
[0063] 所述第二NM0S管108的栅极接所述第一 NM0S管107的栅极和漏极和所述第二 PM0S管106的漏极和所述第三NM0S管115的栅极和所述第四NM0S管121的栅极和所述第 六NM0S管128的栅极，源极接地，漏极接所述第二NPN管109的发射极和所述第三NPN管 112的发射极；
[0064] 所述第三NM0S管115的栅极接所述第一 NM0S管107的栅极和漏极和所述第二 NM0S管108的栅极和所述第二PM0S管106的漏极和所述第四NM0S管121的栅极和所述第 六NM0S管128的栅极，源极接地，漏极接所述第四NPN管114的发射极和所述第五NPN管 116的发射极；
[0065] 所述第四NM0S管121的栅极接所述第一 NM0S管107的栅极和漏极和所述第二 NM0S管108的栅极和所述第三NM0S管115的栅极和所述第二PM0S管106的漏极和所述第 六NM0S管128的栅极，源极接地，漏极接所述第六NPN管120的发射极；
[0066] 所述第五NM0S管122的栅极接漏极和所述第六NPN管120的基极和所述第六电 阻123的一端，源极接地；
[0067] 所述第六NM0S管128的栅极接所述第一 NM0S管107的栅极和漏极和所述第二 NM0S管108的栅极和所述第三NM0S管115的栅极和所述第四NM0S管121和所述第二PM0S 管106的漏极，源极接地，漏极接所述第七NPN管127的发射极和所述第二PNP管129的基 极；
[0068] 所述第一 NPN管104的基极接所述第一电阻101的一端和所述第二电阻102的一 端，集电极接所述第一 PM0S管105的栅极和漏极和所述第二PM0S管106的栅极，发射极接 所述第三电阻103的一端；
[0069] 所述第二NPN管109的基极是VN端，集电极接所述第四电阻110的一端和所述第 四NPN管114的基极，发射极接所述第三NPN管112的发射极和所述第二NM0S管108的漏 极；
[0070] 所述第三NPN管112的基极是VP端，集电极接所述第五电阻111的一端和所述第 五NPN管116的基极，发射极接所述第二NPN管109的发射极和所述第二NM0S管108的漏 极；
[0071] 所述第四NPN管114的基极接所述第四电阻110的一端和所述第二NPN管109的 集电极，集电极接所述第三PM0S管113的栅极和漏极和所述第四PM0S管117的栅极，发射 极接所述第五NPN管116的发射极和所述第三NM0S管115的漏极；
[0072] 所述第五NPN管116的基极接所述第五电阻111的一端和所述第三NPN管112的 集电极，集电极接所述第四PM0S管117的漏极和所述第五PM0S管119的源极，发射极接所 述第四NPN管114的发射极和所述第三NM0S管115的漏极；
[0073] 所述第六NPN管120的基极接所述第六电阻123的一端和所述第五NM0S管122 的栅极和漏极，集电极接所述第五PM0S管119的漏极和所述第一 PNP管126的基极和所述 第七NPN管127的基极，发射极接所述第四NM0S管121的漏极；
[0074] 所述第七NPN管127的基极接所述第五PM0S管119的漏极和所述第一 PNP管126 的基极和所述第六NPN管120的集电极，集电极接电源VCC，发射极接所述第六NM0S管128 的漏极和所述第二PNP管129的基极；
[0075] 所述第八NPN管132的基极接所述第七PM0S管125的漏极和所述第一 PNP管126 的发射极，集电极接电源VCC，发射极接所述第八电阻131的一端；
[0076] 所述第一 PNP管126的基极接所述第七NPN管127的基极和所述第五PM0S管119 的漏极和所述第六NPN管120的集电极，集电极接地，发射极接所述第七PM0S管125的漏 极和所述第八NPN管132的基极；
[0077] 所述第二PNP管129的基极接所述第七NPN管127的发射极和所述第六NM0S管 128的漏极，集电极接地，发射极接所述第七电阻130的一端；
[0078] 所述第一电阻101、所述第二电阻102、所述第三电阻103、所述第一 NPN管104、所 述第一 PM0S管105、所述第二PM0S管106和所述第一 NM0S管107构成整个电路的偏置电 路产生偏置电流；
[0079] 所述第四电阻110、所述第五电阻111、所述第二NPN管109、所述第三NPN管112 和所述第二NM0S管108构成第一级放大电路；
[0080] 所述第三PM0S管113、所述第四PM0S管117、所述第四NPN管114、所述第五NPN 管116和所述第三NM0S管115构成第二级放大电路，对经过第一放大电路后的电压进一步 放大，以达到电路设计的高增益；
[0081] 所述第六PM0S管124、所述第六电阻123、所述第五匪0S管122构成了所述第五 PM0S管119和所述第六NPN管120的偏置电压电路；
[0082] 所述第七PM0S管125和所述第一 PNP管126形成了所述第八NPN管132的基极 电压，通过设置所述第七PM0S管125的电流来调节第八NPN管132的输出深度，以期使输 出信号的上半周幅度更大；
[0083] 所述第五PM0S管119和所述第一 PNP管126构成了驱动级的对管上管的输出驱 动通道；
[0084] 所述第五PM0S管119、所述第六NPN管120和所述第七NPN管127构成驱动级的 对管下管的驱动通道，使第二PNP管基极电流更大，以期使输出信号的下半周幅度更大。
【权利要求】
1.高增益运算放大器，其特征在于包括第一电阻、第二电阻、第三电阻、第四电阻、第五 电阻、第六电阻、第七电阻、第八电阻、第一 PMOS管、第二PMOS管、第三PMOS管、第四PMOS 管、第五PMOS管、第六PMOS管、第七PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第 四NMOS管、第五NMOS管、第六NMOS管、第一 NPN管、第二NPN管、第三NPN管、第四NPN管、 第五NPN管、第六NPN管、第七NPN管、第八NPN管、第一 PNP管和第二PNP管： 所述第一电阻的一端接电源VCC，另一端接所述第二电阻的一端和所述第一 NPN管的 基极； 所述第二电阻的一端接所述第一电阻的一端和所述第一 NPN管的基极，另一端接地； 所述第三电阻的一端接所述第一 NPN管的发射极，另一端接地； 所述第四电阻的一端接电源VCC，另一端接所述第二NPN管的集电极和所述第四NPN管 的基极； 所述第五电阻的一端接电源VCC，另一端接所述第三NPN管的集电极和所述第五NPN管 的基极； 所述第六电阻的一端接所述第五PMOS管的栅极和所述第六PMOS管的栅极和漏极和所 述第七PMOS管的栅极，另一端接所述第六NPN管的基极和所述第五NMOS管的栅极和漏极； 所述第七电阻的一端接输出V0UT和所述第八电阻的一端，另一端接所述第二PNP管的 发射极； 所述第八电阻的一端接输出V0UT和第七电阻的一端，另一端接所述第八NPN管的发射 极； 所述第一 PMOS管的栅极接漏极和所述第二PMOS管的栅极和所述第一 NPN管的集电 极，源极接电源VCC ; 所述第二PMOS管的栅极接所述第一 PMOS管的栅极和漏极和所述第一 NPN管的集电 极，源极接电源VCC，漏极接所述第一 NMOS管的栅极和漏极和所述第二NMOS管的栅极和所 述第三NMOS管的栅极和所述第四NMOS管的栅极和所述第六NMOS管的栅极； 所述第三PMOS管的栅极接漏极和所述第四PMOS管的栅极和所述第四NPN管的集电 极，源极接电源VCC ; 所述第四PMOS管的栅极接所述第三PMOS管的栅极和漏极和所述第四NPN管的集电 极，源极接电源VCC，漏极接所述第五NPN管的集电极和所述第五PMOS管的源极； 所述第五PMOS管的栅极接所述第六PMOS管的栅极和漏极和所述第七PMOS管的栅极 和所述第六电阻的一端，源极接所述第四PMOS管的漏极和所述第五NPN管的集电极，漏极 接所述第六NPN管的集电极和所述第一 PNP管的基极和所述第七NPN管的基极； 所述第六PMOS管的栅极接漏极和所述第七PMOS管的栅极和所述第五PMOS管的栅极 和所述第六电阻的一端，源极接电源VCC ; 所述第七PMOS管的栅极接所述第六PMOS管的栅极和漏极和所述第五PMOS管的栅极 和所述第六电阻的一端，源极接电源VCC，漏极接所述第八NPN管的基极和所述第一 PNP管 的发射极； 所述第一 NMOS管的栅极接漏极和所述第二PMOS管的漏极和所述第二NMOS管的栅极 和所述第三NMOS管的栅极和所述第四NMOS管的栅极和所述第六NMOS管的栅极，源极接 地； 所述第二NMOS管的栅极接所述第一 NMOS管的栅极和漏极和所述第二PMOS管的漏极 和所述第三NM0S管的栅极和所述第四NM0S管的栅极和所述第六NM0S管的栅极，源极接 地，漏极接所述第二NPN管的发射极和所述第三NPN管的发射极； 所述第三NMOS管的栅极接所述第一 NMOS管的栅极和漏极和所述第二NMOS管的栅极 和所述第二PM0S管的漏极和所述第四NMOS管的栅极和所述第六NMOS管的栅极，源极接 地，漏极接所述第四NPN管的发射极和所述第五NPN管的发射极； 所述第四NMOS管的栅极接所述第一 NMOS管的栅极和漏极和所述第二NMOS管的栅极 和所述第三NMOS管的栅极和所述第二PM0S管的漏极和所述第六NMOS管的栅极，源极接 地，漏极接所述第六NPN管的发射极； 所述第五NMOS管的栅极接漏极和所述第六NPN管的基极和所述第六电阻的一端，源极 接地； 所述第六NMOS管的栅极接所述第一 NMOS管的栅极和漏极和所述第二NMOS管的栅极 和所述第三NMOS管的栅极和所述第四NMOS管和所述第二PM0S管的漏极，源极接地，漏极 接所述第七NPN管的发射极和所述第二PNP管的基极； 所述第一 NPN管的基极接所述第一电阻的一端和所述第二电阻的一端，集电极接所述 第一 PM0S管的栅极和漏极和所述第二PM0S管的栅极，发射极接所述第三电阻的一端； 所述第二NPN管的基极是VN端，集电极接所述第四电阻的一端和所述第四NPN管的基 极，发射极接所述第三NPN管的发射极和所述第二NMOS管的漏极； 所述第三NPN管的基极是VP端，集电极接所述第五电阻的一端和所述第五NPN管的基 极，发射极接所述第二NPN管的发射极和所述第二NMOS管的漏极； 所述第四NPN管的基极接所述第四电阻的一端和所述第二NPN管的集电极，集电极接 所述第三PM0S管的栅极和漏极和所述第四PM0S管的栅极，发射极接所述第五NPN管的发 射极和所述第三NMOS管的漏极； 所述第五NPN管的基极接所述第五电阻的一端和所述第三NPN管的集电极，集电极接 所述第四PM0S管的漏极和所述第五PM0S管的源极，发射极接所述第四NPN管的发射极和 所述第三NMOS管的漏极； 所述第六NPN管的基极接所述第六电阻的一端和所述第五NMOS管的栅极和漏极，集电 极接所述第五PM0S管的漏极和所述第一 PNP管的基极和所述第七NPN管的基极，发射极接 所述第四NMOS管的漏极； 所述第七NPN管的基极接所述第五PM0S管的漏极和所述第一 PNP管的基极和所述第 六NPN管的集电极，集电极接电源VCC，发射极接所述第六NMOS管的漏极和所述第二PNP管 的基极； 所述第八NPN管的基极接所述第七PM0S管的漏极和所述第一 PNP管的发射极，集电极 接电源VCC，发射极接所述第八电阻的一端； 所述第一 PNP管的基极接所述第七NPN管的基极和所述第五PM0S管的漏极和所述第 六NPN管的集电极，集电极接地，发射极接所述第七PM0S管的漏极和所述第八NPN管的基 极； 所述第二PNP管的基极接所述第七NPN管的发射极和所述第六NMOS管的漏极，集电极 接地，发射极接所述第七电阻的一端。
【文档编号】H03F3/45GK203840292SQ201420171911
【公开日】2014年9月17日 申请日期:2014年4月8日 优先权日:2014年4月8日
【发明者】齐盛 申请人:浙江商业职业技术学院