逻辑状态产生电路的制作方法
【专利摘要】本实用新型公开一种逻辑状态产生电路，包括：第一逻辑控制端子；与第一逻辑控制端子相连的保护电阻；包括第一电源端、第二电源端、偏置电源端、信号输入端以及第一输出端和第二输出端的端子电压处理模块，端子电压处理模块的信号输入端与保护电阻的另一端相连，端子电压处理模块对通过第一逻辑控制端子输入的模拟信号进行处理以通过第一输出端输出第一逻辑信号，并通过第二输出端输出第二逻辑信号；与第一输出端、第二输出端和偏置电源分别相连的逻辑处理模块，逻辑处理模块对第一逻辑信号和第二逻辑信号进行逻辑处理以输出多种逻辑状态。由此，该电路通过单个逻辑控制端子即可简单实现多种逻辑状态，减少了晶圆面积，降低了产品设计开发成本。
【专利说明】逻辑状态产生电路
【技术领域】
[0001]本实用新型涉及电力电子【技术领域】，特别涉及一种逻辑状态产生电路。
【背景技术】
[0002]在模拟集成电路设计中，常常需要电路内部的逻辑状态可通过外部控制端子来控制，以便实现不同的逻辑功能。而要实现的逻辑状态越多时，需要的外部控制端子数目就会越多。就实现三种逻辑状态00、01、10而言，相关技术存在以下两种实现方法:
[0003]其一是，采用如图1所示的电路图实现三种逻辑状态00、01、10。其中，VP’为电路内部低压电压，PAD1’、PAD2’、PAD3’分别为逻辑控制端子，Rl’、R2’、R3’分别为三个逻辑控制端子的保护电阻，Rl ’、R2’、R3’用于防止MOS管Ml ’、M2’、M3’、M4’、M5’、M6’的栅极损坏。A’、B’、C’分别为逻辑输出端子，A’、B’、C’可分别独立实现00、01、10三种逻辑状态，即言，当PAD1’为高电平时，A’为低电平，PADr的非和A’进行逻辑与运算实现00状态；当PAD2’为低电平时，B’为高电平，PAD2’和B’进行逻辑与运算实现01状态；当PAD3为低电平时，C’为高电平，PAD3’的非和C’的非进行逻辑与运算实现10状态，另外，也可以通过A’、B’、C’中任意两个的组合实现00、01、10三种逻辑状态。但是，相关技术存在的缺点是，需要三个逻辑控制端子来实现，三个逻辑控制端子使得晶圆面积较大，产品设计开发成本较高。
[0004]其二是，采用如图2所示的电路图实现三种逻辑状态00、01、10。VP”为电路内部低压电压，PAD1”、PAD2”为逻辑控制端子，Rl”、R2”分别为三个逻辑控制端子的保护电阻，町”、1?2”用于防止皿)3管肌”^2”^3”^4”的栅极损坏。A”、B”分别为逻辑输出端子，A”、B”通过不同状态组合也可实现00、01、10三种逻辑状态。但是，相关技术存在的缺点是，需要2个逻辑控制端子来实现，2个逻辑控制端子仍然较多，加上需要的保护结构，使得晶圆面积仍然较大，产品设计开发成本较高。
实用新型内容
[0005]本实用新型旨在至少在一定程度上解决上述的技术缺陷之一。
[0006]为此，本实用新型的目的在于提出一种通过单个逻辑控制端子即可简单实现多种逻辑状态的逻辑状态产生电路。
[0007]为达到上述目的，本实用新型一方面提出的逻辑状态产生电路，包括:第一逻辑控制端子；保护电阻，所述保护电阻的一端与所述第一逻辑控制端子相连；端子电压处理模块，所述端子电压处理模块包括第一电源端、第二电源端、偏置电源端、信号输入端以及第一输出端和第二输出端，所述端子电压处理模块的信号输入端与所述保护电阻的另一端相连，所述第一电源端与第一预设电压的电源相连，所述第二电源端与第二预设电压的电源相连，所述偏置电源端与偏置电源相连，所述端子电压处理模块对通过所述第一逻辑控制端子输入的模拟信号进行处理以通过所述第一输出端输出第一逻辑信号，并通过所述第二输出端输出第二逻辑信号；逻辑处理模块，所述逻辑处理模块与所述第一输出端、第二输出端和所述偏置电源分别相连，所述逻辑处理模块对所述第一逻辑信号和第二逻辑信号进行逻辑处理以输出多种逻辑状态。
[0008]根据本实用新型提出的逻辑状态产生电路，端子电压处理模块对通过第一逻辑控制端子输入的模拟信号进行处理以通过第一输出端输出第一逻辑信号，并通过第二输出端输出第二逻辑信号，逻辑处理模块对第一逻辑信号和第二逻辑信号进行逻辑处理以输出多种逻辑状态。由此，该逻辑状态产生电路能够通过单个逻辑控制端子即可简单实现多种逻辑状态，单个逻辑控制端子使得晶圆面积大大减少了，同时端子保护用的结构也减少，从而为电路设计带来了极大的方便，简化了版图设计，降低了产品设计开发成本，并且逻辑控制端子的减少，外部引入的不稳定因素也减少，提高了电路的稳定性。
[0009]进一步地，所述的逻辑状态产生电路还包括电源转换模块，所述电源转换模块与所述第一预设电压的电源相连，所述电源转换模块将所述第一预设电压的电源转换为所述第二预设电压的电源和所述偏置电源。
[0010]优选地，所述端子电压处理模块包括上拉恒流源和下拉恒流源，所述上拉恒流源的正向端与所述下拉恒流源的正向端相连，所述上拉恒流源的负向端与所述第二预设电压的电源相连，所述下拉恒流源的负向端与参考地相连，所述上拉恒流源的正向端与所述下拉恒流源的正向端之间具有第一节点，所述第一节点与所述保护电阻的另一端相连；第一电压处理单元，所述第一电压处理单元与所述第一节点相连，所述第一电压处理单元输出所述第一逻辑信号；第二电压处理单元，所述第二电压处理单元与所述第一节点相连，所述第二电压处理单元输出所述第二逻辑信号。
[0011]优选地，所述第一电压处理单元具体包括:第一 PMOS管，所述第一 PMOS管的源极与所述第一预设电压的电源相连；第一 NMOS管，所述第一 NMOS管的源极与所述参考地相连，所述第一 NMOS管的漏极与所述第一 PMOS管的漏极相连，所述第一 NMOS管的栅极与所述第一节点相连；第二 PMOS管，所述第二 PMOS管的源极与所述第二预设电压的电源相连，所述第二 PMOS管的栅极与所述第一 PMOS管的漏极相连；第二 NMOS管，所述第二 NMOS管的源极与所述参考地相连，所述第二 NMOS管的漏极与所述第二 PMOS管的漏极相连，所述第二NMOS管的栅极与所述第二 PMOS管的栅极相连；第三PMOS管，所述第三PMOS管的源极与所述第二预设电压的电源相连，所述第三PMOS管的栅极与所述第二 PMOS管的漏极相连；第三NMOS管，所述第三NMOS管的源极与所述参考地相连，所述第三NMOS管的漏极与所述第三PMOS管的漏极相连，所述第三NMOS管的栅极与所述第三PMOS管的栅极相连，所述第三NMOS管的漏极与所述第三PMOS管的漏极之间具有第二节点，所述第二节点作为所述端子电压处理模块的第一输出端。
[0012]优选地，所述第二电压处理单元具体包括:第四PMOS管，所述第四PMOS管的源极与所述第一预设电压的电源相连，所述第四PMOS管的栅极与所述第一节点相连；第四NMOS管，所述第四NMOS管的源极与所述参考地相连，所述第四NMOS管的漏极与所述第四PMOS管的漏极相连；第五PMOS管，所述第五PMOS管的源极与所述第二预设电压的电源相连，所述第五PMOS管的栅极与所述第四PMOS管的漏极相连；第五NMOS管，所述第五NMOS管的源极与所述参考地相连，所述第五NMOS管的漏极与所述第五PMOS管的漏极相连，所述第五NMOS管的栅极与所述第五PMOS管的栅极相连，所述第五NMOS管的漏极与所述第五PMOS管的漏极之间具有第三节点，所述第三节点作为所述端子电压处理模块的第二输出端。
[0013]优选地，所述端子电压处理模块还包括:第六PMOS管，所述第六PMOS管的源极与所述第二预设电压的电源相连，所述第六PMOS管的栅极与所述第六PMOS管的漏极相连后与所述偏置电源相连；第七PMOS管，所述第七PMOS管的源极与所述第二预设电压的电源相连，所述第七PMOS管的栅极与所述偏置电源相连，所述第七PMOS管的漏极与所述第四NMOS管的栅极相连；第六NMOS管，所述第六NMOS管的漏极与所述第六NMOS管的栅极相连后与第七PMOS管的漏极相连，所述第六NMOS管的源极与所述参考地相连；第七NMOS管，所述第七NMOS管的漏极与第一 PMOS管的栅极相连，所述第七NMOS管的源极与所述参考地相连，所述第七NMOS管的栅极与所述第六NMOS管的栅极相连；第八PMOS管，所述第八PMOS管的源极与所述第一预设电压的电源相连，所述第八PMOS管的栅极与所述第八PMOS管的漏极相连后与所述第一 PMOS管的栅极相连。
[0014]优选地，所述上拉恒流源具体包括:第九PMOS管，所述第九PMOS管的栅极与所述偏置电源相连，所述第九PMOS管的源极与所述第二预设电压的电源相连；第十PMOS管，所述第十PMOS管的栅极与所述第十PMOS管的漏极相连后与所述第一节点相连，所述第十PMOS管的源极与所述第九PMOS管的漏极相连。
[0015]优选地，所述下拉恒流源具体包括:第八NMOS管，所述第八NMOS管的源极与所述参考地相连，所述第八NMOS管的漏极与所述第一节点相连，所述第八NMOS管的栅极与所述第七NMOS管的栅极相连。
[0016]本实用新型附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
【专利附图】
【附图说明】
[0017]本实用新型上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0018]图1为相关技术中的逻辑状态产生电路的电路原理图；
[0019]图2为相关技术中的逻辑状态广生电路的电路原理图；
[0020]图3为根据本实用新型实施例的逻辑状态产生电路的方框示意图；
[0021]图4为根据本实用新型一个实施例的逻辑状态产生电路的方框示意图；
[0022]图5为根据本实用新型一个具体实施例的逻辑状态产生电路的结构示意图；
[0023]图6a为根据本实用新型实施例的5节电池保护装置的原理示意图；
[0024]图6b为根据本实用新型实施例的4节电池保护装置的原理示意图；
[0025]图6c为根据本实用新型实施例的3节电池保护装置的原理示意图；以及
[0026]图7为根据本实用新型一个具体实施例的逻辑状态产生电路的电路原理图。
【具体实施方式】
[0027]下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。
[0028]下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
[0029]在本实用新型的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
[0030]下面参照附图来描述根据本实用新型实施例提出的逻辑状态产生电路。
[0031]图3为根据本实用新型实施例的逻辑状态产生电路的方框示意图。如图3所示，逻辑状态产生电路包括:第一逻辑控制端子PAD、保护电阻R端子电压处理模块10和逻辑处理模块20。
[0032]其中，第一逻辑控制端子PAD用于接收外部输入的模拟信号以使逻辑状态产生电路根据输入的模拟信号产生相应的逻辑状态。保护电阻R的一端与第一逻辑控制端子PAD相连，用于防止逻辑状态产生电路中的其他器件损坏，具体来说，保护电阻R用于进行限流保护以防止PAD接高电平或低电平时电流过大而将逻辑状态产生电路中的其他器件损坏。
[0033]如图3所示，端子电压处理模块10包括第一电源端11、第二电源端12、偏置电源端13、信号输入端14以及第一输出端15和第二输出端16,端子电压处理模块10的信号输入端14与保护电阻R的另一端相连，第一电源端11与第一预设电压的电源VCC相连，第二电源端12与第二预设电压的电源VP相连，偏置电源端13与偏置电源BIAS相连，端子电压处理模块10对通过第一逻辑控制端子PAD输入的模拟信号进行处理以通过第一输出端15输出第一逻辑信号A，并通过第二输出端16输出第二逻辑信号B。其中，第一预设电压的电源VCC、第二预设电压的电源VP和偏置电源BIAS均可为外部提供。另外，端子电压处理模块10还与参考地VSS相连。
[0034]也就是说，端子电压处理模块10用于将第一逻辑控制端子PAD输入的模拟信号转换为可识别的信号，即第一逻辑信号A和第二逻辑信号B。其中，第一逻辑信号A和第二逻辑信号B可为高低电平信号。
[0035]如图3所不,逻辑处理模块20与第一输出端15、第二输出端16和偏置电源BIAS分别相连，逻辑处理模块20对第一逻辑信号A和第二逻辑信号B进行逻辑处理以输出多种逻辑状态，例如输出3种逻辑状态00、01、10。另外，逻辑处理模块20还与参考地VSS相连。
[0036]也就是说，逻辑处理模块20用于对第一逻辑信号A和第二逻辑信号B进行逻辑处理以输出多种逻辑状态，例如，在第一逻辑信号A为低电平，第二逻辑信号B为低电平时，逻辑处理模块20输出00的逻辑状态；在第一逻辑信号A为低电平，第二逻辑信号B为高电平时，逻辑处理模块20输出01的逻辑状态；在第一逻辑信号A为高电平，第二逻辑信号B为低电平时，逻辑处理模块20输出10的逻辑状态。
[0037]进一步地，在本实用新型的一个实施例中，如图4所示，逻辑状态产生电路还包括:电源转换模块30。
[0038]如图4所示，电源转换模块30与第一预设电压的电源VCC相连，电源转换模块30将第一预设电压的电源VCC转换为第二预设电压的电源VP和偏置电源BIAS。具体来说第二预设电压的电源VP分别连接至端子电压处理模块10的第二电源端12和逻辑处理模块20，偏置电源BIAS连接至端子电压处理模块10的偏置电源端13。另外电源转换模块30还与参考地VSS相连。
[0039]其中，第一预设电压的电源VCC为电路外部的高压供电，第二预设电压的电源VP为低压电源。也就是说，电源转换模块30用于将外部高压供电转换成电路中的其他模块可直接处理的低压电源以及产生偏置电压电流，从而保证整个电路的正常工作。
[0040]具体地，在本实用新型的一个实施例中，如图5所示，端子电压处理模块10包括上拉恒流源31和下拉恒流源32以及第一电压处理单元101和第二电压处理单元102。
[0041]其中，如图5所示，上拉恒流源31的正向端与下拉恒流源32的正向端相连，上拉恒流源31的负向端与第二预设电压的电源VP相连，下拉恒流源32的负向端与参考地VSS相连，上拉恒流源31的正向端与下拉恒流源32的正向端之间具有第一节点IN,第一节点IN与保护电阻R的另一端相连。也就是说，上拉恒流源31通过保护电阻R与第一逻辑控制端子PAD相连，下拉恒流源32也通过保护电阻R与第一逻辑控制端子PAD相连。
[0042]进一步地，如图5所示，第一电压处理单元101与第一节点IN相连，第一电压处理单元101输出第一逻辑信号A ;第二电压处理单元102与第一节点IN相连，第二电压处理单元102输出第二逻辑信号B。也就是说，第一电压处理单元101通过保护电阻R与第一逻辑控制端子PAD相连，第二电压处理单元102也通过保护电阻R与第一逻辑控制端子PAD相连。
[0043]具体来说，在实用新型的一个实施例中，当第一逻辑控制端子PAD悬空时，第一节点IN的具体电平由上拉恒流源31和下拉恒流源32决定，通过调节上拉恒流源31和下拉恒流源32的电流大小，可使得第一节点IN的电平为介于第二预设电压的电源VP与参考地VSS之间的中间电平，该中间电平经过第一电压处理单元101，使得第一逻辑信号A为低电平，同时该中间电平经过第二电压处理单元102，使得第二逻辑信号B为低电平，第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20，即可得到00的逻辑状态。
[0044]当第一逻辑控制端子PAD接高电平，例如第一预设电压的电源VCC时，下拉恒流源32几乎对第一节点IN的电平无影响，这样，第一节点IN的电平为高电平，该高电平经过第一电压处理单元101，使得第一逻辑信号A为低电平，同时该高电平经过第二电压处理单元102，使得第二逻辑信号B为高电平，第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20，即可得到01的逻辑状态。
[0045]当第一逻辑控制端子PAD接低电平，例如参考地VSS时，上拉恒流源31几乎对第一节点IN的电平无影响，这样第一节点IN的电平为低电平，该低电平经过第一电压处理单元101，使得第一逻辑信号A为高电平，同时该低电平经过第二电压处理单元102，使得第二逻辑信号B为低电平，第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20，即可得到10的逻辑状态。
[0046]这样，根据逻辑处理模块20输出的多种逻辑状态，其中，每种逻辑状态对应一种控制状态。下面以电池保护装置为实施例，来详细说明00、01、10三种逻辑状态的具体应用，其中，电池保护装置包括逻辑状态产生电路和电池，电池保护装置根据逻辑状态产生电路输出的逻辑状态来选择进行保护的电池数目，换言之，每种逻辑状态对应一个电池数目，例如，OO逻辑状态对应的电池数目为5节，01逻辑状态对应的电池数目为4节，10逻辑状态对应的电池数目为3节。
[0047]如图6a、图6b和图6c所示，分别为5节电池保护装置的原理示意图、4节电池保护装置的原理示意图和3节电池保护装置的原理示意图，其中，SEL引脚为本实用新型实施例中的第一逻辑控制端子PAD，GND引脚为本实用新型实施例中的参考地VSS，V5引脚为本实用新型实施例中的第一预设电压的电源VCC，如图6a所示，当SEL引脚为悬空时，电池保护装置内部的逻辑状态产生电路输出00的逻辑状态，此时电池保护装置选择5节电池进行保护；如图6b所示，当SEL引脚接GND引脚时，即本实用新型实施例中PAD接低电平，电池保护装置内部的逻辑状态产生电路输出01的逻辑状态，此时电池保护装置选择4节电池进行保护；如图6c所示，当SEL引脚接V5引脚时，即本实用新型实施例中PAD接高电平，电池保护装置内部的逻辑状态产生电路输出10的逻辑状态，此时电池保护装置选择3节电池进行保护。
[0048]这样，通过第一逻辑控制端子PAD即可简单实现00、01、10三种逻辑状态，为电路设计带来了极大的方便，简化了版图设计，降低了产品设计开发成本，减小了晶圆面积，同时提闻了电路的稳定性。
[0049]在本实用新型的一个实施例中，如图7所示，第一电压处理单元101具体包括:第一PMOS管P1、第一 NMOS管N1、第二 PMOS管P2、第二 NMOS管N2、第三PMOS管P3和我第三NMOS 管 N3。
[0050]其中，第一 PMOS管Pl的源极与第一预设电压的电源VCC相连；第一 NMOS管NI的源极与参考地VSS相连，第一 NMOS管NI的漏极与第一 PMOS管Pl的漏极相连，第一 NMOS管NI的栅极与第一节点IN相连；第二 PMOS管P2的源极与第二预设电压的电源VP相连，第二 PMOS管P2的栅极与第一 PMOS管Pl的漏极相连；第二 NMOS管N2的源极与参考地VSS相连，第二 NMOS管N2的漏极与第二 PMOS管P2的漏极相连，第二 NMOS管N2的栅极与第二PMOS管P2的栅极相连；第三PMOS管P3的源极与第二预设电压的电源VP相连，第三PMOS管P3的栅极与第二 PMOS管P2的漏极相连；第三NMOS管N3的源极与参考地VSS相连，第三NMOS管N3的漏极与第三PMOS管P3的漏极相连，第三NMOS管N3的栅极与第三PMOS管P3的栅极相连，第三NMOS管N3的漏极与第三PMOS管P3的漏极之间具有第二节点，第二节点作为端子电压处理模块10的第一输出端15。
[0051]进一步地，在本实用新型的一个实施例中，如图7所示，第二电压处理单元102具体包括:第四PMOS管P4、第四NMOS管N4、第五PMOS管P5和第五NMOS管N5。
[0052]其中，第四PMOS管P4的源极与第一预设电压的电源VCC相连，第四PMOS管P4的栅极与第一节点IN相连；第四NMOS管N4的源极与参考地VSS相连，第四NMOS管N4的漏极与第四PMOS管P4的漏极相连；第五PMOS管P5的源极与第二预设电压的电源VP相连，第五PMOS管P5的栅极与第四PMOS管P4的漏极相连；第五NMOS管N5源极与参考地VSS相连，第五NMOS管N5的漏极与第五PMOS管P5的漏极相连，第五NMOS管N5的栅极与第五PMOS管P5的栅极相连，第五NMOS管N5的漏极与第五PMOS管P5的漏极之间具有第三节点，第三节点作为端子电压处理模块10的第二输出端16。
[0053]在本实用新型的一个实施例中，如图7所示，端子电压处理模块10还包括:第六PMOS管P6、第七PMOS管P7、第六NMOS管N6、第七NMOS管N7和第八PMOS管P8。
[0054]其中，第六PMOS管P6的源极与第二预设电压的电源VP相连，第六PMOS管P6的栅极与第六PMOS管P6的漏极相连后与偏置电源BIAS相连；第七PMOS管P7的源极与第二预设电压的电源VP相连，第七PMOS管P7的栅极与偏置电源BIAS相连，第七PMOS管P7的漏极与第四NMOS管N4的栅极相连；第六NMOS管N6的漏极与第六NMOS管N6的栅极相连后与第七PMOS管P7的漏极相连，第六NMOS管N6的源极与参考地VSS相连；第七NMOS管N7的漏极与第一 PMOS管Pl的栅极相连，第七NMOS管N7的源极与参考地VSS相连，第七NMOS管N7的栅极与第六NMOS管N6的栅极相连；第八PMOS管P8的源极与第一预设电压的电源VCC相连，第八PMOS管P8的栅极与第八PMOS管P8的漏极相连后与第一 PMOS管Pl的栅极相连。
[0055]在本实用新型的一个实施例中，如图7所示，上拉恒流源31具体包括:第九PMOS管P9和第十PMOS管PlO。
[0056]其中，第九PMOS管P9的栅极与偏置电源BIAS相连，第九PMOS管P9的源极与第二预设电压的电源VP相连；第十PMOS管PlO的栅极与第十PMOS管PlO的漏极相连后与第一节点IN相连，第十PMOS管PlO的源极与第九PMOS管P9的漏极相连。
[0057]在本实用新型的一个实施例中，如图7所示，下拉恒流源32具体包括:第八NMOS
管N8。
[0058]其中，第八NMOS管N8的源极与参考地VSS相连，第八NMOS管N8的漏极与第一节点IN相连，第八NMOS管N8的栅极与第七NMOS管N7的栅极相连。
[0059]总体而言，P6、P7、P8、P1、P9为多个电流镜像电路中的PMOS管，N6、N7、N8、N4为多个电流镜像电路中的NMOS管，PlO为当PAD为高电平时防止电流反灌的PMOS管，P4、P5、P2、P3为一级反相器和两级反相器中的PMOS管，N1、N2、N5、N3为一级反相器和两级反相器中的NMOS管。
[0060]具体来说，根据图7所示的电路原理图，当第一逻辑控制端子PAD悬空时，偏置电源BIAS输出的偏置电流通过P6、P9的镜像关系使得P9具有上拉能力，并通过N6、N4的镜像关系使得NS具有下拉能力，这样，通过调节P9和NS的个数，使得第一节点IN处于一个适当的中间电平，该中间电平使得NI导通，经过P2、N2、P3和N3构成的两级反相器后，第二节点处于低电平，即端子电压处理模块10的第一输出端15输出的第一逻辑信号A为低电平，同时，该中间电平使得P4导通，经过P5和N5构成的一级反相器后，第三节点处于低电平，即端子电压处理模块10的第二输出端16输出的第二逻辑信号B为低电平，由此,第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20后最终得到00的逻辑状态。
[0061]同理，当第一逻辑控制端子PAD为高电平，即接第一预设电压的电源VCC时，第一节点IN的电平为高电平，NI导通，P4关断，由于NI的导通，P9的偏置电流上拉能力相比NI的导通不起作用，经过P2、N2、P3和N3构成的两级反相器后，第二节点处于为低电平，即端子电压处理模块10的第一输出端15输出的第一逻辑信号A为低电平，同时，由于P4关断，N4的偏置电流下拉能力起作用，经过P5和N5构成的一级反相器后，第三节点处于高电平，即端子电压处理模块10的第二输出端16输出的第二逻辑信号B为高电平，由此，第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20后最终得到01的逻辑状态。
[0062]同理，当第一逻辑控制端子PAD为低电平，即接参考地VSS时，第一节点IN的电平为低电平，NI关断，P4导通，由于NI关断，P9的偏置电流上拉能力起作用，经过P2、N2、P3和N3构成的两级反相器后，第二节点处于为高电平，即端子电压处理模块10的第一输出端15输出的第一逻辑信号A为高电平，同时，由于P4导通，N4的偏置电流下拉能力相比P4的上拉能力不起作用，经过P5和N5构成的一级反相器后，第三节点处于低电平，即端子电压处理模块10的第二输出端16输出的第二逻辑信号B为低电平，由此，第一逻辑信号A和第二逻辑信号B经过逻辑处理模块20后最终得到10的逻辑状态。
[0063]另外，需要说明的是，当第一逻辑控制端子PAD悬空时，第一节点IN的电平需保证大于NI的阈值电压，同时第一预设电压的电源VCC与第一节点IN之间的电压差需保证大于P4的阈值电压。
[0064]此外，本实用新型实施例中的上拉恒流源31和下拉恒流源32为简单电流镜，但不限于此简单上拉和下拉电路，还可以为更复杂的上拉和下拉电路。
[0065]根据本实用新型提出的逻辑状态产生电路，端子电压处理模块对通过第一逻辑控制端子输入的模拟信号进行处理以通过第一输出端输出第一逻辑信号，并通过第二输出端输出第二逻辑信号，逻辑处理模块对第一逻辑信号和第二逻辑信号进行逻辑处理以输出多种逻辑状态。由此，该逻辑状态产生电路能够通过单个逻辑控制端子即可简单实现多种逻辑状态，单个逻辑控制端子使得晶圆面积大大减少了，同时端子保护用的结构也减少，从而为电路设计带来了极大的方便，简化了版图设计，降低了产品设计开发成本，并且逻辑控制端子的减少，外部引入的不稳定因素也减少，提高了电路的稳定性。
[0066]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0067]尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由所附权利要求及其等同限定。
【权利要求】
1.一种逻辑状态产生电路，其特征在于，包括: 第一逻辑控制端子； 保护电阻，所述保护电阻的一端与所述第一逻辑控制端子相连； 端子电压处理模块，所述端子电压处理模块包括第一电源端、第二电源端、偏置电源端、信号输入端以及第一输出端和第二输出端，所述端子电压处理模块的信号输入端与所述保护电阻的另一端相连，所述第一电源端与第一预设电压的电源相连，所述第二电源端与第二预设电压的电源相连，所述偏置电源端与偏置电源相连，所述端子电压处理模块对通过所述第一逻辑控制端子输入的模拟信号进行处理以通过所述第一输出端输出第一逻辑信号，并通过所述第二输出端输出第二逻辑信号； 逻辑处理模块，所述逻辑处理模块与所述第一输出端、第二输出端和所述偏置电源分别相连，所述逻辑处理模块对所述第一逻辑信号和第二逻辑信号进行逻辑处理以输出多种逻辑状态。
2.如权利要求1所述的逻辑状态产生电路，其特征在于，还包括: 电源转换模块，所述电源转换模块与所述第一预设电压的电源相连，所述电源转换模块将所述第一预设电压的电源转换为所述第二预设电压的电源和所述偏置电源。
3.如权利要求1或2所述的逻辑状态产生电路，其特征在于，所述端子电压处理模块包括: 上拉恒流源和下拉恒流源，所述上拉恒流源的正向端与所述下拉恒流源的正向端相连，所述上拉恒流源的负向端与所述第二预设电压的电源相连，所述下拉恒流源的负向端与参考地相连，所述上拉恒流源的正向端与所述下拉恒流源的正向端之间具有第一节点，所述第一节点与所述保护电阻的另一端相连； 第一电压处理单元，所述第一电压处理单元与所述第一节点相连，所述第一电压处理单元输出所述第一逻辑信号； 第二电压处理单元，所述第二电压处理单元与所述第一节点相连，所述第二电压处理单元输出所述第二逻辑信号。
4.如权利要求3所述的逻辑状态产生电路，其特征在于，所述第一电压处理单元具体包括: 第一 PMOS管，所述第一 PMOS管的源极与所述第一预设电压的电源相连； 第一 NMOS管，所述第一 NMOS管的源极与所述参考地相连，所述第一 NMOS管的漏极与所述第一 PMOS管的漏极相连，所述第一 NMOS管的栅极与所述第一节点相连； 第二 PMOS管，所述第二 PMOS管的源极与所述第二预设电压的电源相连，所述第二 PMOS管的栅极与所述第一 PMOS管的漏极相连； 第二 NMOS管，所述第二 NMOS管的源极与所述参考地相连，所述第二 NMOS管的漏极与所述第二 PMOS管的漏极相连，所述第二 NMOS管的栅极与所述第二 PMOS管的栅极相连；第三PMOS管，所述第三PMOS管的源极与所述第二预设电压的电源相连，所述第三PMOS管的栅极与所述第二 PMOS管的漏极相连； 第三NMOS管，所述第三NMOS管的源极与所述参考地相连，所述第三NMOS管的漏极与所述第三PMOS管的漏极相连，所述第三NMOS管的栅极与所述第三PMOS管的栅极相连，所述第三NMOS管的漏极与所述第三PMOS管的漏极之间具有第二节点，所述第二节点作为所述端子电压处理模块的第一输出端。
5.如权利要求4所述的逻辑状态产生电路，其特征在于，所述第二电压处理单元具体包括: 第四PMOS管，所述第四PMOS管的源极与所述第一预设电压的电源相连，所述第四PMOS管的栅极与所述第一节点相连； 第四NMOS管，所述第四NMOS管的源极与所述参考地相连，所述第四NMOS管的漏极与所述第四PMOS管的漏极相连； 第五PMOS管，所述第五PMOS管的源极与所述第二预设电压的电源相连，所述第五PMOS管的栅极与所述第四PMOS管的漏极相连； 第五NMOS管，所述第五NMOS管的源极与所述参考地相连，所述第五NMOS管的漏极与所述第五PMOS管的漏极相连，所述第五NMOS管的栅极与所述第五PMOS管的栅极相连，所述第五NMOS管的漏极与所述第五PMOS管的漏极之间具有第三节点，所述第三节点作为所述端子电压处理模块的第二输出端。
6.如权利要求5所述的逻辑状态产生电路，其特征在于，所述端子电压处理模块还包括: 第六PMOS管，所述第六PMOS管的源极与所述第二预设电压的电源相连，所述第六PMOS管的栅极与所述第六PMOS管的漏极相连后与所述偏置电源相连； 第七PMOS管，所述第七PMOS管的源极与所述第二预设电压的电源相连，所述第七PMOS管的栅极与所述偏置电源相连，所述第七PMOS管的漏极与所述第四NMOS管的栅极相连；第六NMOS管，所述第六NMOS管的漏极与所述第六NMOS管的栅极相连后与第七PMOS管的漏极相连，所述第六NMOS管的源极与所述参考地相连； 第七NMOS管，所述第七NMOS管的漏极与第一 PMOS管的栅极相连，所述第七NMOS管的源极与所述参考地相连，所述第七NMOS管的栅极与所述第六NMOS管的栅极相连； 第八PMOS管，所述第八PMOS管的源极与所述第一预设电压的电源相连，所述第八PMOS管的栅极与所述第八PMOS管的漏极相连后与所述第一 PMOS管的栅极相连。
7.如权利要求6所述的逻辑状态产生电路，其特征在于，所述上拉恒流源具体包括: 第九PMOS管，所述第九PMOS管的栅极与所述偏置电源相连，所述第九PMOS管的源极与所述第二预设电压的电源相连； 第十PMOS管，所述第十PMOS管的栅极与所述第十PMOS管的漏极相连后与所述第一节点相连，所述第十PMOS管的源极与所述第九PMOS管的漏极相连。
8.如权利要求6所述的逻辑状态产生电路，其特征在于，所述下拉恒流源具体包括: 第八NMOS管，所述第八NMOS管的源极与所述参考地相连，所述第八NMOS管的漏极与所述第一节点相连，所述第八NMOS管的栅极与所述第七NMOS管的栅极相连。
【文档编号】H03K19/094GK204013479SQ201420324289
【公开日】2014年12月10日 申请日期:2014年6月17日 优先权日:2014年6月17日
【发明者】王小平, 白青刚 申请人:比亚迪股份有限公司