一种低阻抗的石英晶体谐振器的制造方法
【专利摘要】本实用新型涉及石英晶体谐振器【技术领域】，具体涉及一种低阻抗的石英晶体谐振器，包括基座和固定于基座内的晶片本体，晶片本体的上表面、侧面以及下表面分别设置有上镀膜层、侧面镀膜层和下镀膜层，基座内设置有第一涂覆区域和‘第二涂覆区域，第一涂覆区域设置有第一导电胶，第二涂覆区域设置有第二导电胶，晶片本体分别通过第一导电胶、第二导电胶与基座粘接固定，第一导电胶和第二导电胶的高度均为40-60ym，晶片本体的底面与第一涂覆区域、第二涂覆区域的顶面之间的距离为10-30ym。本实用新型能降低晶片本体的阻抗，减少阻抗不良品，可大幅度减少阻抗不良率4.61%以上，与同一工单的阻抗均值比较，改善后可下降4.3Q。
【专利说明】一种低阻抗的石英晶体谐振器
【技术领域】
[0001]本实用新型涉及石英晶体谐振器【技术领域】，具体涉及一种低阻抗的石英晶体谐振器。
【背景技术】
[0002]石英晶体谐振器是利用石英晶体的压电效应而制成的谐振元件，随着科技的发展和生活水平的提高，人们对电子产品不断追求质量轻、体积小、外观美等优点的产品。而石英晶体谐振器的压电效应能够为电子产品提供稳定的时钟信号。为满足现工业生产要求，石英晶体谐振器自身体积也不断缩小，才能与智能化的电子产品完美结合。石英晶体谐振器在智能电子领域的作用如:1.手机的通话、摄像、卫星定位等功能；2.汽车的引擎控制；
3.电子手表的计时功能等。从中体现出晶体扮演着不可缺少的重要角色。
[0003]为满足石英晶体谐振器能正常稳定起振，对于各项电学参数要求特别高，如阻抗。现有的小型石英晶体谐振器的阻抗偏大，阻抗不良品高，生产效益低。
【发明内容】
[0004]为了克服现有技术中存在的缺点和不足，本实用新型的目的在于提供一种低阻抗的石英晶体谐振器，该石英晶体谐振器的阻抗不良品低，生产效益高。
[0005]本实用新型的目的通过下述技术方案实现:一种低阻抗的石英晶体谐振器，包括基座和固定于基座内的晶片本体，晶片本体的上表面、侧面以及下表面分别设置有上镀膜层、侧面镀膜层和下镀膜层，基座内设置有第一涂覆区域和第二涂覆区域，第一涂覆区域设置有第一导电胶，第二涂覆区域设置有第二导电胶，晶片本体分别通过第一导电胶、第二导电胶与基座粘接固定，第一导电胶和第二导电胶的高度均为40-60 μ m，晶片本体的底面与第一涂覆区域、第二涂覆区域的顶面之间的距离为10-30 μ m。
[0006]其中，所述第一导电胶和所述第二导电胶的高度均为40-50 μ m，所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为20-30 μ m。
[0007]其中，所述第一导电胶和所述第二导电胶的高度均为50 μ m,所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为30 μ m。
[0008]其中，所述第一导电胶和所述第二导电胶的高度均为45 μ m,所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为25 μ m。
[0009]其中，所述第一导电胶和所述第二导电胶的高度均为40 μ m,所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为20 μ m。
[0010]其中，所述上镀膜层、侧面镀膜层、下镀膜层均为镀银层，镀银层的厚度为3500-4500 埃。
[0011]其中，所述镀银层与所述晶片本体之间设置有镀铬层。
[0012]其中，所述镀铬层的厚度为4(Γ50埃。
[0013]其中，所述上镀膜层中部开设有刻蚀层，刻蚀层的长边与所述上镀膜层的长边之间的距离为0.25-0.40mm，刻蚀层的短边与上镀膜层的短边之间的距离为0.20-0.35mm。
[0014]其中，所述晶片本体呈双凸形，晶片本体的长度为1.1-1.0mm,宽度为0.8-0.65mm。
[0015]本实用新型的有益效果在于:本实用新型通过将第一导电胶和第二导电胶的高度均设置为40-60 μ m，晶片本体的底面与第一涂覆区域、第二涂覆区域的顶面之间的距离设置为10-30μπι，能降低晶片本体的阻抗，减少阻抗不良品，提高生产效益；可大幅度减少阻抗不良4.61%以上，与同一工单的阻抗均值比较，改善后可下降4.3 Ω。
【专利附图】
【附图说明】
[0016]图1是本实用新型实施例一的结构示意图。
[0017]图2是本实用新型实施例一的局部结构示意图。
[0018]图3是本实用新型实施例一所述晶片本体的剖视图。
[0019]图4是本实用新型实施例二的结构示意图。
[0020]图5是本实用新型实施例三所述晶片本体的俯视图。
[0021]图6是本实用新型实施例三所述晶片本体的主视图。
[0022]图7是本实用新型实施例三所述晶片本体的右视图。
[0023]附图标记为:1 一晶片本体、2—基座、11 一上锻膜层、111 一刻蚀层、12—侧面锻膜层、13—下镀膜层、14 一镀铬层、141 一第一涂覆区域、142—第二涂覆区域、151—第一导电胶、152—第二导电胶。
【具体实施方式】
[0024]为了便于本领域技术人员的理解，下面结合实施例及附图1-7对本实用新型作进一步的说明，实施方式提及的内容并非对本实用新型的限定。
[0025]如图1-3所示为本实用新型所述一种低阻抗的石英晶体谐振器的实施例一，包括基座2和固定于基座2内的晶片本体1，晶片本体I的上表面、侧面以及下表面分别设置有上镀膜层11、侧面镀膜层12和下镀膜层13，基座2内设置有第一涂覆区域141和第二涂覆区域142，第一涂覆区域141设置有第一导电胶151，第二涂覆区域142设置有第二导电胶152，晶片本体I分别通过第一导电胶151、第二导电胶152与基座2粘接固定，第一导电胶151和第二导电胶152的高度E均为40-60 μ m,晶片本体I的底面与第一涂覆区域141、第二涂覆区域142的顶面之间的距离F为10-30 μ m。
[0026]所述第一导电胶151涂布于第一涂覆区域141的左上角，第二导电胶152涂布于第二涂覆区域142的右上角；或者，所述第一导电胶151涂布于第一涂覆区域141的右上角，第二导电胶152涂布于第二涂覆区域142的左上角；或者，所述第一导电胶151涂布于第一涂覆区域141靠近顶部的中心位置，第二导电胶152涂布于第二涂覆区域142靠近顶部的中心位置。
[0027]本实用新型通过将第一导电胶151和第二导电胶152的高度均设置为40_60 μ m，晶片本体I的底面与第一涂覆区域141、第二涂覆区域142的顶面之间的距离设置为10-30 μ m，能降低晶片本体I的阻抗，减少阻抗不良品，提高生产效益；可大幅度减少阻抗不良4.61%以上，与同一工单的阻抗均值比较，改善后可下降4.3 Ω。
[0028]本实施例中，所述第一导电胶151和所述第二导电胶152的高度E均为40_50 μ m,所述晶片本体I的底面与所述第一涂覆区域141、第二涂覆区域142的顶面之间的距离F为20-30 μ m0该范围内的晶片本体I的阻抗较低，能减少阻抗不良品，提高生产效益。
[0029]本实施例中，所述第一导电胶151和所述第二导电胶152的高度E均为50 μ m,所述晶片本体I的底面与所述第一涂覆区域141、第二涂覆区域142的顶面之间的距离F为30 μ m0该范围内的晶片本体I的阻抗较低，能减少阻抗不良品，提高生产效益。
[0030]本实施例中，所述第一导电胶151和所述第二导电胶152的高度E均为45 μ m,所述晶片本体I的底面与所述第一涂覆区域141、第二涂覆区域142的顶面之间的距离F为25 μ m0该范围内的晶片本体I的阻抗较低，能减少阻抗不良品，提高生产效益。
[0031]本实施例中，所述第一导电胶151和所述第二导电胶152的高度E均为40 μ m,所述晶片本体I的底面与所述第一涂覆区域141、第二涂覆区域142的顶面之间的距离F为20 μ m0该范围内的晶片本体I的阻抗较低，能减少阻抗不良品，提高生产效益。
[0032]本实施例中，所述上镀膜层11、侧面镀膜层12、下镀膜层13均为镀银层，镀银层的厚度为3500-4500埃。镀银层作为电极使用，可以增强晶片本体I的导电性能，在每个电极上各焊一根引线接到管脚上，再加上封装外壳就构成了石英晶体谐振器。优选的，所述镀银层的厚度均为3800-4200埃；更为优选的，所述镀银层的厚度均为3800埃；另一优选的，所述镀银层的厚度均为4000埃；另一优选的，所述镀银层的厚度均为4200埃。通过将镀银层的厚度控制在3500-4500埃，晶片本体I的导电性能最佳。
[0033]本实施例中，所述镀银层与所述晶片本体I之间设置有镀铬层14。镀铬层14的设置使石英晶片与镀银层电极附着更牢固，不易脱落。
[0034]本实施例中，所述镀铬层14的厚度为4(Γ50埃。优选的，镀铬膜的厚度为42_48埃；更为优选的，镀铬膜的厚度为42埃；另一优选的，镀铬膜的厚度为45埃；另一优选的，镀铬膜的厚度为48埃。采用镀铬膜，并控制其厚度为40-50埃时，使得该石英晶振的电极附着更牢靠、产品老化率良好、并能够改善现有技术中存在的DLD不良现象。
[0035]如图4所示为本实用新型所述一种低阻抗的石英晶体谐振器的实施例二，与上述实施例一的不同之处在于:所述上镀膜层11中部开设有刻蚀层111，刻蚀层111的长边与所述上镀膜层11的长边之间的距离C为0.25-0.40mm，刻蚀层111的短边与上镀膜层11的短边之间的距离D为0.20-0.35mm。优选，所述刻蚀层111的长边与所述镀膜层的长边之间的距离C为0.25-0.35mm，刻蚀层111的短边与镀膜层的短边之间的距离D为0.20-0.30mm ；更为优选的，所述刻蚀层111的长边与所述镀膜层的长边之间的距离C为0.40mm，刻蚀层111的短边与镀膜层的短边之间的距离D为0.35mm;另一优选的，所述刻蚀层111的长边与所述镀膜层的长边之间的距离C为0.30mm，刻蚀层111的短边与镀膜层的短边之间的距离D为0.25mm ;另一优选的，所述刻蚀层111的长边与所述镀膜层的长边之间的距离C为0.25mm，刻蚀层111的短边与镀膜层的短边之间的距离D为0.20mm。本实用新型由于在刻蚀层111尺寸小于上镀膜层11的尺寸，刻蚀掉中间一部分镀膜材料，因此对高频率FDLD参数影响小，并且可提高产品品质稳定性。
[0036]如图5?7所示为本实用新型所述一种低阻抗的石英晶体谐振器的实施例三，与上述实施例一的不同之处在于:所述晶片本体I呈双凸形，晶片本体I的长度A为1.1-1.0mm,宽度B为0.8-0.65mm。优选的，所述晶片本体I的长度A为1.08-1.02mm，宽度B为0.78-0.68mm;更为优选的，所述晶片本体I的长度A为1.08mm，宽度B为0.78mm ;另一优选的，所述晶片本体I的长度A为1.05mm,宽度B为0.70mm ;另一优选的，所述晶片本体I的长度A为1.02mm,宽度B为0.68mm。本实用新型所述的石英晶片能够满足石英晶体谐振器1612的要求，生产时能提高单位晶片的产出率，且能降低单位产出晶片的原材料和辅助材料的消耗，相应的生产成本较低。
[0037]上述实施例为本实用新型较佳的实现方案，除此之外，本实用新型还可以其它方式实现，在不脱离本实用新型构思的前提下任何显而易见的替换均在本实用新型的保护范围之内。
【权利要求】
1.一种低阻抗的石英晶体谐振器，包括基座和固定于基座内的晶片本体，晶片本体的上表面、侧面以及下表面分别设置有上镀膜层、侧面镀膜层和下镀膜层，其特征在于:基座内设置有第一涂覆区域和第二涂覆区域，第一涂覆区域设置有第一导电胶，第二涂覆区域设置有第二导电胶，晶片本体分别通过第一导电胶、第二导电胶与基座粘接固定，第一导电胶和第二导电胶的高度均为40-60 μ m,晶片本体的底面与第一涂覆区域、第二涂覆区域的顶面之间的距离为10-30 μ m。
2.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述第一导电胶和所述第二导电胶的高度均为40-50 μ m,所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为20-30 μ m。
3.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述第一导电胶和所述第二导电胶的高度均为50 μ m，所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为30 μ m。
4.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述第一导电胶和所述第二导电胶的高度均为45 μ m，所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为25 μ m。
5.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述第一导电胶和所述第二导电胶的高度均为40 μ m，所述晶片本体的底面与所述第一涂覆区域、第二涂覆区域的顶面之间的距离为20 μ m。
6.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述上镀膜层、侧面镀膜层、下镀膜层均为镀银层，镀银层的厚度为3500-4500埃。
7.根据权利要求6所述的一种低阻抗的石英晶体谐振器，其特征在于:所述镀银层与所述晶片本体之间设置有镀铬层。
8.根据权利要求7所述的一种低阻抗的石英晶体谐振器，其特征在于:所述镀铬层的厚度为40?50埃。
9.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述上镀膜层中部开设有刻蚀层，刻蚀层的长边与所述上镀膜层的长边之间的距离为0.25-0.40mm，刻蚀层的短边与上镀膜层的短边之间的距离为0.20-0.35mm。
10.根据权利要求1所述的一种低阻抗的石英晶体谐振器，其特征在于:所述晶片本体呈双凸形，晶片本体的长度为1.1-1.0mm,宽度为0.8-0.65mm。
【文档编号】H03H9/19GK204031090SQ201420417739
【公开日】2014年12月17日 申请日期:2014年7月28日 优先权日:2014年7月28日
【发明者】唐振桓 申请人:广东惠伦晶体科技股份有限公司