被配置用于产生可变输出电流的电流导引型数模转换器电路的制作方法
【专利摘要】本实用新型公开了一种被配置用于产生可变输出电流的电流导引型数模转换器电路。一种电流源电路被配置用于在电流镜电路的输入电路路径处接收参考电流。电流镜电路对参考电流进行镜像，并且在多个输出电路路径处产生镜像电流。对应的数目的控制晶体管与输出电路路径串联连接。响应于控制信号选择性地激励每个控制晶体管。译码器电路被配置用于接收可变控制信号，并且响应于可变控制信号而产生激励信号以选择性激励控制晶体管，以将镜像电流传送至输出节点。在输出节点处，传送的镜像电流被求和以产生可变输出电流。可变电流响应于可变控制信号而单调地被调节。
【专利说明】被配置用于产生可变输出电流的电流导引型数模转换器电路
【技术领域】
[0001]本公开总体涉及电子电路，并且更具体地涉及被配置用于产生经调节的(可变)电流输出的电路。
【背景技术】
[0002]本领域技术人员已知其中必需单调地调节输出电流或电压的大量应用。这样的应用的示例包括但不限于发光二极管(LED)调光电路以及电动机控制电路。
[0003]图1示出了 LED调光电路10的示例。电路10被配置用于产生施加至LED串12的驱动电流Id。电路包括电流镜电路14，该电流镜电路14具有被配置用于接收可变受控电流Iv的输入电路路径，以及被配置用于在驱动节点输处驱动电流Id的输出电路路径。电流镜电路14由成对的M0SFET晶体管16和18形成。晶体管16和18的源极端子连接至参考电源节点20，并且晶体管16和18的栅极端子耦合在一起。晶体管16的源极-漏极路径限定了电流镜电路14的被配置用于接收可变电流Iv的输入电路路径，并且晶体管18的源极-漏极路径限定了电流镜电路14的耦合至驱动节点并且被配置用于提供驱动电流Id的输出电流路径。提供差分放大器22以控制由电流镜电路14执行的电流镜像操作的精度。放大器22的非反相输入(+)连接至晶体管16的漏极端子，并且放大器的反相输入(_)连接至晶体管18的漏极端子。放大器22的输出连接至晶体管16和18的共同连接的栅极端子。
[0004]可变受控电流Iv由电流源电路30产生。电流源电路30接收参考电流Iref，并且产生作为参考电流Iref和控制输入Cv (其中控制输入Cv规定了在Iref和Iv之间取决于输入Cv的成比例函数关系)的函数的可变受控电流Iv。可变电流Iv因此响应于控制输入Cv的改变而变化，并且结果通过电流镜像功能，驱动电流Id也响应于输入Cv而改变。驱动电流Id响应于控制输入Cv的改变的这一变化引起了从LED串12输出的光的变化。通过改变控制输入Cv，提供了对由LED串12产生的光进行的调节。
[0005]在调光操作中重要的是，在控制输入Cv的变化和可变受控电流Iv的变化之间存在单调关系。因此在该领域中存在对于能够确保提供这种单调关系的电流源电路的需求。
实用新型内容
[0006]本公开旨在提供一种被配置用于产生可变输出电流的电流导引型数模转换器电路，以确保在控制输入Cv的变化和可变受控电流Iv的变化之间存在单调关系。
[0007]根据本公开的一个方面，提供了一种电路，包括:输入节点；输出节点；电流镜电路，包括耦合至所述输入节点的输入晶体管，以及耦合至所述输入晶体管的多个输出晶体管；多个控制晶体管，每个控制晶体管与所述多个输出晶体管中的一个输出晶体管串联耦合，所述多个控制晶体管耦合至所述输出节点；以及译码器电路，具有被配置用于接收控制信号的输入，以及耦合至所述控制晶体管的对应控制端子的多个输出；其中所述译码器电路被配置用于对所述控制信号译码，并且响应于所译码的控制信号而选择性地激励所述控制晶体管。
[0008]优选地，所述电流镜的所述输入晶体管是其漏极端子耦合至其栅极端子的M0SFET，并且其中所述输出晶体管是其栅极端子耦合至所述输入晶体管的栅极端子的M0SFET。
[0009]优选地,进一步包括:
[0010]二极管接法晶体管，与所述电流镜电路的所述输入晶体管串联耦合；以及
[0011]调节器电路，具有耦合至所述二极管接法晶体管的参考电压输入，以及耦合至所述调节器电路的输出的反馈输入，其中所述调节器电路的输出被配置用于产生电源电压以用于施加至所述译码器电路的电源输入。
[0012]优选地，所述译码器电路包括多个逻辑门，以及其中所述逻辑门由所述电源电压供电。
[0013]优选地，所述控制信号是具有高逻辑状态的数字逻辑信号，并且其中所述电源电压小于所述逻辑高状态的电压。
[0014]优选地，所述多个控制晶体管中的至少一个控制晶体管被配置为当由所述译码器电路采用等于所述电源电压的激励电压激励时，进一步用作共源共栅器件。
[0015]优选地，所述译码器电路被配置用于将所述控制信号的幅度转换为将要被激励的控制晶体管的数目，并且进一步产生激励信号以用于施加至所述控制晶体管的所述控制端子以激励所述数目的控制晶体管。
[0016]优选地，所述译码器电路包括二进制至温度计译码器，所述控制信号包括二进制信号。
[0017]优选地，进一步包括共源共栅电路，所述共源共栅电路包括:
[0018]输入共源共栅晶体管，与所述电流镜电路的所述输入晶体管串联耦合；以及
[0019]多个输出共源共栅晶体管，耦合至所述输入共源共栅晶体管，每个输出共源共栅晶体管与所述电流镜电路的所述多个输出晶体管中的一个输出晶体管串联耦合。
[0020]优选地，所述输入共源共栅晶体管是其漏极端子耦合至其栅极端子的M0SFET，并且其中所述输出共源共栅晶体管是其栅极端子耦合至所述输入共源共栅晶体管的栅极端子的 M0SFET。
[0021]优选地，进一步包括附加的电流镜，所述附加的电流镜具有耦合至所述输出节点的输入电路路径，以及被配置用于在驱动节点处产生驱动电流的输出电路路径。
[0022]优选地，进一步包括被耦合以接收所述驱动电流的一个或多个发光二极管。
[0023]优选地，所述附加的电流镜包括差分放大器，所述差分放大器具有耦合至所述输出节点的第一输入，以及耦合至所述驱动节点的第二输入。
[0024]优选地，所述输入节点被配置用于接收参考电流，并且其中所述输出节点被配置用于产生可变电流，所述可变电流根据所述参考电流和所述控制信号而改变。
[0025]优选地，所述可变电流响应于所述控制信号的改变而单调地被调节。
[0026]根据本公开的另一方面，提供了一种电路，包括:输入节点，被配置用于接收参考电流；电流镜电路，具有被配置用于接收所述参考电流的输入电路路径，并且进一步具有多个输出电路路径；多个控制晶体管，每个控制晶体管与所述输出电路路径中的一个输出电路路径串联耦合，所述多个控制晶体管耦合至输出节点；以及译码器电路，具有被配置用于接收可变控制信号的输入，并且具有耦合至所述控制晶体管的对应控制端子的多个输出，其中，所述译码器电路被配置用于将所述可变控制信号的幅度转换为将要被激励的控制晶体管的数目，并且进一步在所述多个输出处产生激励信号以选择性激励所述数目的控制晶体管，以便响应于所述可变控制信号而在所述输出节点处产生单调地被调节的可变电流。
[0027]优选地，进一步包括:
[0028]二极管接法晶体管，与所述电流镜电路的所述输入电路路径串联耦合；以及
[0029]调节器电路，具有耦合至所述二极管接法晶体管的参考电压输入，以及耦合至所述调节器电路的输出的反馈输入，其中所述调节器电路的输出被配置用于产生电源电压以用于施加至所述译码器电路的电源输入。
[0030]优选地，所述多个控制晶体管中的至少一个控制晶体管被配置为当由所述译码器电路采用等于所述电源电压的激励电压激励时，进一步用作共源共栅器件。
[0031]优选地，进一步包括共源共栅电路，所述共源共栅电路包括:
[0032]输入共源共栅晶体管，与所述电流镜电路的所述输入电路路径串联耦合；以及
[0033]多个输出共源共栅晶体管，耦合至所述输入共源共栅晶体管，每个输出共源共栅晶体管与所述电流镜电路的所述多个输出电路路径中的一个输出电路路径串联耦合。
[0034]本公开提供的电流导引型数模转换器电路能够确保在控制输入Cv的变化和可变受控电流Iv的变化之间存在单调关系。
【专利附图】
【附图说明】
[0035]为了更完整理解本公开及其优点，现在结合附图参考以下说明书，其中:
[0036]图1是用于LED调光电路的电路图；
[0037]图2是电流导引型数模转换器电路的电路图；
[0038]图3是电流导引型数模转换器电路的电路图；
[0039]图4是电流导引型数模转换器电路的电路图；以及
[0040]图5是用于温度计译码器电路的示例的电路图。
【具体实施方式】
[0041]现在参考附图2，其示出了电流导引型数模转换器电路100的电路图。电路100可以例如用作电流源电路(诸如用于图1的电路30中)。电路100包括被配置用于接收参考电流Iref的输入节点102。输入节点102连接至电流镜电路104的输入电路路径，其中输入电路路径由输入M0SFET晶体管106的源极-漏极路径形成。输入晶体管106的源极端子连接至参考电源节点107，并且输入晶体管106的漏极端子连接至输入节点102。输入晶体管106的漏极端子进一步以用于电流镜电路的输入晶体管的二极管接法电路配置而连接至输入晶体管106的栅极端子。电路100进一步包括被配置用于产生可变受控电流Iv的输出节点108。输出节点连接至电流镜电路104的多个(2n-l)输出电路路径。2n-l个输出电路路径的每一个由输出M0SFET晶体管110 (1)至110 (2n_l)以及对应的M0SFET控制晶体管112(1)至112(2n-l)的源极-漏极路径的串联连接而形成。对于晶体管106和110的器件比例可以由电路设计者设置。在简单实施方式中，比例可以是1: 1。然而实际上，t匕例可以替代地包括4: 1、8: 1等等，以便于改进布局匹配。输出晶体管110的源极端子连接至参考电源节点107，并且输出晶体管110的漏极端子通过对应的控制晶体管112而连接至输出节点108。输出晶体管110的栅极端子连接至输入晶体管106的栅极端子以支持电流镜电路104配置。每个控制晶体管112的源极端子连接至用于输出电路路径的对应输出晶体管110的漏极端子，以及控制晶体管112的漏极端子连接至输出节点108。电路100进一步包括被配置用于接收控制输入Cv信号的译码器电路120。在实施例中，控制输入Cv由η-位数字信号形成，其中译码器电路120用作二进制至温度计译码器以对η位Cv控制输入译码并且产生包括信号122(1)至122(2n-l)的2n_l位栅极控制输出。信号122(1)至122(2n-l)为了应用而连接MOSFET控制晶体管122(1)至122(2n)的栅极端子，并且因此控制了是否导通或关断晶体管112。如此方式，晶体管112用作开关电路以响应于已译码控制输入Cv而选择性将输出电路路径连接至输出节点108。
[0042]输入和输出节点102和108在其中电路100被制造为集成电路器件的实施方式中可以包括集成电路的焊盘或管脚。
[0043]在实施方式的一个非限定性示例中，η = 3并且因此2η_1 = 7，因此电路100将包括电流镜电路104的七个输出电路路径，其中响应于对三位Cv输入译码而选择性激励七个控制晶体管112(1)至112(7)。这可以通过参考示例更好地理解。因此，如果3位控制输入Cv是〈011>(也即输入具有“三”的幅度)，则2n-l位栅极控制输出是〈000_0111>，并且三个控制晶体管112(1)、112(2)和112(3)将由从译码器电路120输出的逻辑高信号122所激励。相反地，如果3位控制输入Cv是〈101〉(也即输入具有“五”的幅度)，则2n-l位栅极控制输出是〈001_1111>，并且五个控制晶体管112(1)、112 (2)、112 (3)、112 (4)和112(5)将由从译码器电路120输出的逻辑高信号122所激励。
[0044]以上对于η = 3的参考仅是示例性的。在实施方式中，η = 9。应该理解的是，η可以是任何选定的整数数值，取决于用于控制电流Iv变化的所需粒度。
[0045]尽管译码器电路120被实施为数字译码器，但是应该理解的是，备选实施方式可以利用被配置用于接收模拟控制输入Cv的译码器，其中译码器电路120操作用于将模拟输入信号的幅度转换为信号122(1)至122(2n-l)并且因此以类似于前述数字示例完成的方式而基于幅度选择性激励控制晶体管112(1)至112 (2n)。
[0046]在一个实施例中，电路100操作如下:接收参考电流Iref，并且对参考电流Iref进行镜像以在每个输出晶体管110处产生多个镜像电流。译码器电路120接收控制信号Cv并且将控制信号的幅度转换为多个激励信号。激励信号具有有效或者无效状态。具有有效状态的激励信号的数目对应于控制信号Cv的幅度。因此，具有“五”的相对幅度的控制信号将由电路120译码以产生处于逻辑高(有效)状态的“五”个激励信号。处于有效状态的激励信号引起它们对应的控制晶体管112在开关操作下导通以将对应的镜像电流传送至输出节点108。输出节点108用作电流求和节点以产生输出可变电流Iv。输出可变电流Iv因此等于通过从译码器电路输出的激励信号的有效状态而选择的镜像电流的总和。输出可变电流Iv响应于控制信号Cv而单调地调节。
[0047]现在参考图3，其示出了电流导引型数模转换器电路200的电路图。电路200可以例如用作电流源电路(诸如用于图1的电路30中)。附图3中相同的附图标记涉及图2中相同或者类似部分。
[0048]图3的电路200不同于图2的电路100之处在于，图3的电路200包括共源共栅电路202。共源共栅操作支持匹配。为了使得两个相同的NM0S器件具有相同的漏极电流，NM0S器件的所有三个端子应该处于相同电势。在图2中，晶体管106和110(1)具有相同的栅极和源极电压，但是漏极电压可以不同。因为晶体管110(1)的有限输出阻抗，其漏极电流可以因此不同于晶体管106。图3的电路通过使用共源共栅电路202解决了该问题。共源共栅电路202包括连接至电流镜电路104的输入电路路径的输入MOSFET共源共栅晶体管206。特别地，晶体管106和206的源极-漏极路径串联连接。晶体管206的源极端子连接至晶体管106的漏极端子，并且晶体管206的漏极端子连接至输入节点102。晶体管206的漏极端子也连接至晶体管206的栅极端子以提供二极管接法布置。2n-l个输出电路路径的每个由输出晶体管110(1)至110(2n-l)、输出MOSFET共源共栅晶体管210(1)至210(2n-l)以及控制晶体管112(1)至112(2n-l)的源极-漏极路径的串联连接形成。在提供了器件匹配的实施例中，晶体管206和210的器件比例应该与晶体管106和110的器件比例匹配。每个晶体管210的源极端子连接至对应晶体管110的漏极端子，并且每个晶体管210的漏极端子连接至对应晶体管112的源极端子。输出共源共栅晶体管210的栅极端子连接至输入共源共栅晶体管206的栅极端子。该电路配置使得晶体管106和110(1)具有相同的漏极电压，其等于晶体管206的栅极电压减去晶体管206的栅极至源极电压，导致改进了匹配。
[0049]现在参考附图4，其示出了电流导引型数模转换器电路300的电路图。电路300可以例如用作电流源电路(诸如用于图1的电路30中)。图4中相同附图标记涉及图2中相同或者类似的部分。
[0050]图4的电路300不同于图2的电路100之处在于，图4的电路300进一步示出了用于译码器电路120的电源电路装置302。电源电路装置302包括MOSFET晶体管304，MOSFET晶体管304具有与晶体管106的源极-漏极路径串联耦合的源极-漏极路径以用于电流镜电路104的输入电路路径。晶体管304的源极端子连接至晶体管106的漏极端子，并且晶体管304的漏极端子连接至输入节点102。晶体管304的漏极端子进一步连接至晶体管304的栅极端子以提供二极管接法布置。电源电路装置302进一步包括电压调节器电路306，电压调节器电路306包括具有连接至晶体管304的栅极-漏极的非反相输入(+)的差分放大器。因为晶体管106和206是二极管接法，所以施加至差分放大器的非反相输入(+)作为参考电压的电压等于两个二极管电压降的总和。放大器的输出以反馈连接而连接至反相输入(_)。在该配置中，电压调节器电路306用于施加所接收的参考电压，作为连接至译码器电路的电源输入的输出电源电压Vo。在实施方式中，电压Vo小于用于Cv输入的数字位的逻辑高电压。
[0051]在图4的电路中，晶体管112(1)的栅极连接至译码器的输出。因为译码器由电源电路装置302供电，电源电路装置302具有被调节为等于晶体管304的栅极处电压的电源电压，晶体管112(1)的栅极将由控制信号电压所激励，其也等于晶体管304的栅极处的电压。晶体管304的栅极电压等于晶体管106的栅极至源极电压加上晶体管304的栅极至源极电压。当晶体管112(1)导通时，晶体管112(1)的栅极电压也等于晶体管106的栅极至源极电压加上晶体管304的栅极至源极电压(因为电路302的调节功能)。在该条件下，晶体管112(1)的漏极电压将等于晶体管106的栅极至源极电压加上晶体管304的栅极至源极电压减去晶体管112(1)的栅极至源极电压。晶体管304和112(1)被设计为匹配(或者至少具有类似的器件比例)，并且这导致晶体管112(1)的漏极电压等于晶体管106的栅极至源极电压。在该配置中，晶体管106和112(1)是匹配的。晶体管112(1)因此执行了两个功能:其操作作为开关器件以选择性地将电流从晶体管110(1)传送至输出节点108，并且进一步操作作为共源共栅器件。
[0052]现在参考图5，其示出了温度计译码器电路120的示例的电路图。在该示例中，η=3。图5的电路可以针对η的任何值进行缩放。应该注意的是，来自电压调节器电路306的输出电源电压Vo被提供作为用于译码器电路120的AND和0R逻辑门的正性电源电压。
[0053]如在本文中使用的，术语“连接”和“耦合”(以及其变形)并非必需需要在部件、组件或电路元件之间的直接链路。
[0054]本领域技术人员易于理解的是，材料和方法可以改变而同时保持在本公开的范围内。也应该知晓的是，除了用于示例说明实施例的具体内容之外，本公开提供了许多可应用的创新性概念。因此，所附权利要求意在在它们的范围内包括这样的工艺、机器、制造、物质的组分、装置、方法或步骤。
【权利要求】
1.一种电路，其特征在于，包括: 输入节点； 输出节点； 电流镜电路，包括耦合至所述输入节点的输入晶体管，以及耦合至所述输入晶体管的多个输出晶体管； 多个控制晶体管，每个控制晶体管与所述多个输出晶体管中的一个输出晶体管串联耦合，所述多个控制晶体管耦合至所述输出节点；以及 译码器电路，具有被配置用于接收控制信号的输入，以及耦合至所述控制晶体管的对应控制端子的多个输出；其中所述译码器电路被配置用于对所述控制信号译码，并且响应于所译码的控制信号而选择性地激励所述控制晶体管。
2.根据权利要求1所述的电路，其特征在于，所述电流镜的所述输入晶体管是其漏极端子耦合至其栅极端子的MOSFET，并且其中所述输出晶体管是其栅极端子耦合至所述输入晶体管的栅极端子的MOSFET。
3.根据权利要求1所述的电路，其特征在于，进一步包括: 二极管接法晶体管，与所述电流镜电路的所述输入晶体管串联耦合；以及 调节器电路，具有耦合至所述二极管接法晶体管的参考电压输入，以及耦合至所述调节器电路的输出的反馈输入，其中所述调节器电路的输出被配置用于产生电源电压以用于施加至所述译码器电路的电源输入。
4.根据权利要求3所述的电路，其特征在于，所述译码器电路包括多个逻辑门，以及其中所述逻辑门由所述电源电压供电。
5.根据权利要求3所述的电路，其特征在于，所述控制信号是具有高逻辑状态的数字逻辑信号，并且其中所述电源电压小于所述逻辑高状态的电压。
6.根据权利要求3所述的电路，其特征在于，所述多个控制晶体管中的至少一个控制晶体管被配置为当由所述译码器电路采用等于所述电源电压的激励电压激励时，进一步用作共源共栅器件。
7.根据权利要求1所述的电路，其特征在于，所述译码器电路被配置用于将所述控制信号的幅度转换为将要被激励的控制晶体管的数目，并且进一步产生激励信号以用于施加至所述控制晶体管的所述控制端子以激励所述数目的控制晶体管。
8.根据权利要求7所述的电路，其特征在于，所述译码器电路包括二进制至温度计译码器，所述控制信号包括二进制信号。
9.根据权利要求1所述的电路，其特征在于，进一步包括共源共栅电路，所述共源共栅电路包括: 输入共源共栅晶体管，与所述电流镜电路的所述输入晶体管串联耦合；以及 多个输出共源共栅晶体管，耦合至所述输入共源共栅晶体管，每个输出共源共栅晶体管与所述电流镜电路的所述多个输出晶体管中的一个输出晶体管串联耦合。
10.根据权利要求9的电路，其特征在于，所述输入共源共栅晶体管是其漏极端子耦合至其栅极端子的M0SFET，并且其中所述输出共源共栅晶体管是其栅极端子耦合至所述输入共源共栅晶体管的栅极端子的MOSFET。
11.根据权利要求1所述的电路，其特征在于，进一步包括附加的电流镜，所述附加的电流镜具有耦合至所述输出节点的输入电路路径，以及被配置用于在驱动节点处产生驱动电流的输出电路路径。
12.根据权利要求11所述的电路，其特征在于，进一步包括被耦合以接收所述驱动电流的一个或多个发光二极管。
13.根据权利要求11所述的电路，其特征在于，所述附加的电流镜包括差分放大器，所述差分放大器具有耦合至所述输出节点的第一输入，以及耦合至所述驱动节点的第二输入。
14.根据权利要求1所述的电路，其特征在于，所述输入节点被配置用于接收参考电流，并且其中所述输出节点被配置用于产生可变电流，所述可变电流根据所述参考电流和所述控制信号而改变。
15.根据权利要求14所述的电路，其特征在于，所述可变电流响应于所述控制信号的改变而单调地被调节。
16.一种电路，其特征在于，包括: 输入节点，被配置用于接收参考电流； 电流镜电路，具有被配置用于接收所述参考电流的输入电路路径，并且进一步具有多个输出电路路径； 多个控制晶体管，每个控制晶体管与所述输出电路路径中的一个输出电路路径串联耦合，所述多个控制晶体管耦合至输出节点；以及 译码器电路，具有被配置用于接收可变控制信号的输入，并且具有耦合至所述控制晶体管的对应控制端子的多个输出， 其中，所述译码器电路被配置用于将所述可变控制信号的幅度转换为将要被激励的控制晶体管的数目，并且进一步在所述多个输出处产生激励信号以选择性激励所述数目的控制晶体管，以便响应于所述可变控制信号而在所述输出节点处产生单调地被调节的可变电流。
17.根据权利要求16所述的电路，其特征在于，进一步包括: 二极管接法晶体管，与所述电流镜电路的所述输入电路路径串联耦合；以及 调节器电路，具有耦合至所述二极管接法晶体管的参考电压输入，以及耦合至所述调节器电路的输出的反馈输入，其中所述调节器电路的输出被配置用于产生电源电压以用于施加至所述译码器电路的电源输入。
18.根据权利要求17所述的电路，其特征在于，所述多个控制晶体管中的至少一个控制晶体管被配置为当由所述译码器电路采用等于所述电源电压的激励电压激励时，进一步用作共源共栅器件。
19.根据权利要求16所述的电路，其特征在于，进一步包括共源共栅电路，所述共源共栅电路包括: 输入共源共栅晶体管，与所述电流镜电路的所述输入电路路径串联耦合；以及 多个输出共源共栅晶体管，耦合至所述输入共源共栅晶体管，每个输出共源共栅晶体管与所述电流镜电路的所述多个输出电路路径中的一个输出电路路径串联耦合。
【文档编号】H03M1/66GK204180055SQ201420509676
【公开日】2015年2月25日 申请日期:2014年8月29日 优先权日:2014年8月29日
【发明者】王蒙, 周雪莲 申请人:意法半导体研发(深圳)有限公司