一种带限流保护的高端输出电路的制作方法
【专利摘要】本实用新型公开了一种带限流保护的高端输出电路，包括第一电阻、第二电阻、第一晶体管、第二晶体管、第三晶体管和第四晶体管，第一晶体管的控制端分别与第二晶体管的控制端及第三晶体管的输入端相连，第一晶体管的输入端与外接电源相连，第一晶体管的输出端作为电路的输出端，第二晶体管的输入端与外接电源相连，第二晶体管的输出端分别与第四晶体管的控制端及第二电阻一端相连，第三晶体管的控制端通过第一电阻与电路的输入端相连，且第三晶体管的控制端与第四晶体管的输入端相连，第四晶体管的输出端分别与第三晶体管的输出端及第二电阻另一端相连且接地。本实用新型能在负载发生过流时，保护电路不被毁坏，同时降低电路的输出压降。
【专利说明】一种带限流保护的高端输出电路
【技术领域】
[0001]本实用新型涉及电路领域，具体涉及一种带限流保护的高端输出电路。
【背景技术】
[0002]在各种电子设备中均设置有高端输出电路，连接于输入端和负载之间，高端输出电路接收输入端输入的控制信号，并依据控制信号驱动负载。
[0003]当外接的负载发生过流时，必须要进行必要的保护，以防止高端输出电路被损坏。图1是现有技术中的一种高端输出电路的结构图，包括第一电阻R1、第二电阻R2、第三电阻R3、第一晶体管Ql和第二晶体管Q2，当输入端输入低电平时，第一晶体管Ql和第二晶体管Q2关闭，所述高端输出电路无输出电压，当输入端输入高电平时，第一晶体管Ql和第二晶体管Q2开启，所述高端输出电路输出电压到负载。图2是现有技术中的一种带限流保护的高端输出电路的结构图，包括第一电阻R1、第二电阻R2、第三电阻R3、第一晶体管Q1、第二晶体管Q2和第三晶体管Q3，当输入端输入低电平时，第一晶体管Q1、第二晶体管Q2和第三晶体管Q3关闭，所述高端输出电路无输出电压，当输入端输入高电平时，第一晶体管Ql和第三晶体管Q3开启，第二晶体管Q2关闭，所述高端输出电路输出电压到负载。
[0004]但是，由于图1所示的高端输出电路没有保护，当负载发生过流时，第二晶体管Q2会被烧毁；图2所示的高端输出电路虽然具有过流保护，但其输出电压降较高，一般第三晶体管Q3输出时饱和压降为0.3v,第三电阻R3上的压降为第二晶体管Q2的基极开启电压(0.7v)，所以总压降在Iv以上，因此，图2所示的高端输出电路的压降较大。
实用新型内容
[0005]有鉴于此，本实用新型实施例提供一种带限流保护的高端输出电路，以在负载发生短路或过流时，保护所述带限流保护的高端输出电路，同时降低带限流保护的高端输出电路的输出压降。
[0006]本实用新型实施例提供了一种带限流保护的高端输出电路，所述电路包括:第一电阻、第二电阻、第一晶体管、第二晶体管、第三晶体管和第四晶体管；
[0007]所述第一晶体管的控制端分别与所述第二晶体管的控制端以及所述第三晶体管的输入端相连，所述第一晶体管的输入端与外接电源相连，所述第一晶体管的输出端作为所述带限流保护的高端输出电路的输出端；
[0008]所述第二晶体管的输入端与外接电源相连，所述第二晶体管的输出端分别与所述第四晶体管的控制端以及所述第二电阻的一端相连；
[0009]所述第三晶体管的控制端通过所述第一电阻与所述带限流保护的高端输出电路的输入端相连，且所述第三晶体管的控制端与所述第四晶体管的输入端相连；
[0010]所述第四晶体管的输出端分别与所述第三晶体管的输出端以及所述第二电阻的另一端相连，且接地。
[0011]进一步地，所述第一晶体管和所述第二晶体管为参数相同的晶体管。
[0012]进一步地，所述第一晶体管为PNP型三极管，所述第二晶体管为PNP型三极管，所述第三晶体管为NPN型三极管，所述第四晶体管为NPN型三极管。
[0013]进一步地，所述第一晶体管的控制端为PNP型三极管的基极、所述第一晶体管的输入端为PNP型三极管的发射极、所述第一晶体管的输出端为PNP型三极管的集电极，所述第二晶体管的控制端为PNP型三极管的基极、所述第二晶体管的输入端为PNP型三极管的发射极、所述第二晶体管的输出端为PNP型三极管的集电极，所述第三晶体管的控制端为NPN型三极管的基极、所述第三晶体管的输入端为NPN型三极管的集电极、所述第三晶体管的输出端为NPN型三极管的发射极，所述第四晶体管的控制端为NPN型三极管的基极、所述第四晶体管的输入端为NPN型三极管的集电极、所述第四晶体管的输出端为NPN型三极管的发射极。
[0014]进一步地，所述第一晶体管为P型MOS管，所述第二晶体管为P型MOS管，所述第三晶体管为N型MOS管，所述第四晶体管为N型MOS管。
[0015]进一步地，所述第一晶体管的控制端为P型MOS管的栅极、所述第一晶体管的输入端为P型MOS管的漏极、所述第一晶体管的输出端为P型MOS管的源极，所述第二晶体管的控制端为P型MOS管的栅极、所述第二晶体管的输入端为P型MOS管漏极、所述第二晶体管的输出端为P型MOS管的源极，所述第三晶体管的控制端为N型MOS管的栅极、所述第三晶体管的输入端为N型MOS管的漏极、所述第三晶体管的输出端为N型MOS管的源极，所述第四晶体管的控制端为N型MOS管的栅极、所述第四晶体管的输入端为N型MOS管的漏极、所述第四晶体管的输出端为N型MOS管的源极。
[0016]进一步地，所述带限流保护的高端输出电路还包括第三电阻，
[0017]所述第三电阻的一端分别与所述第一晶体管的控制端和所述第二晶体管的控制端相连，所述第三电阻的另一端与所述第三晶体管的输入端相连。
[0018]本实用新型实施例提供的带限流保护的高端输出电路，包括第一电阻、第二电阻、第一晶体管、第二晶体管、第三晶体管和第四晶体管，当带限流保护的高端输出电路的输入端输入低电平时，第一晶体管、第二晶体管、第三晶体管和第四晶体管关闭，所述带限流保护的高端输出电路无电压输出，当带限流保护的高端输出电路的输入端输入高电平时，第一晶体管、第二晶体管和第三晶体管开启，所述带限流保护的高端输出电路输出电压，当所述带限流保护的高端输出电路发生过流时，第四晶体管开启，第二晶体管和第四晶体管最后维持在一种稳定的状态，从而保护所述带限流保护的高端输出电路，同时，能够降低带限流保护的高端输出电路的输出压降。
【专利附图】
【附图说明】
[0019]图1是现有技术中的一种高端输出电路的结构图；
[0020]图2是现有技术中的一种带限流保护的高端输出电路的结构图；
[0021]图3是本实用新型第一实施例中的带限流保护的高端输出电路的结构图；
[0022]图4是本实用新型第二实施例中的带限流保护的高端输出电路的结构图。
【具体实施方式】
[0023]下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部内容。
[0024]在图3中示出了本实用新型的第一实施例。
[0025]图3是本实用新型第一实施例中的带限流保护的高端输出电路的结构图。所述带限流保护的高端输出电路主要用于汽车电子件中或者低电源电压中，如图3所示，所述带限流保护的高端输出电路包括:第一电阻R1、第二电阻R2、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4。
[0026]该带限流保护的高端输出电路中各器件的连接关系如下:
[0027]第一晶体管Ql的控制端分别与第二晶体管Q2的控制端以及第三晶体管Q3的输入端相连，第一晶体管Ql的输入端与外接电源VB相连,第一晶体管Ql的输出端作为所述带限流保护的高端输出电路的输出端，第二晶体管Q2的输入端与外接电源VB相连，第二晶体管Q2的输出端分别与第四晶体管Q4的控制端以及第二电阻R2的一端相连，第三晶体管Q3的控制端通过第一电阻Rl与所述带限流保护的高端输出电路的输入端相连，且第三晶体管Q3的控制端与第四晶体管Q4的输入端相连，第四晶体管Q4的输出端分别与第三晶体管Q3的输出端以及第二电阻R2的另一端相连，且接地。
[0028]优选的，所述第一晶体管为PNP型三极管，所述第二晶体管为PNP型三极管，所述第三晶体管为NPN型三极管，所述第四晶体管为NPN型三极管。
[0029]优选的，所述第一晶体管和所述第二晶体管的参数相同，所述参数可包括电流放大系数、耗散功率、频率特性、集电极最大电流、最大反向电压和反向电流等，即第一晶体管和第二晶体管的型号相同，则当第一晶体管和第二晶体管的基极电压相同时，第一晶体管和第二晶体管的基极电流相同，进而保证第一晶体管和第二晶体管的集电极电流相同，从而形成镜像电流。
[0030]现结合图3对本实用新型实施例一提供的带限流保护的高端输出电路作进一步说明:
[0031]第一晶体管Ql的控制端为PNP型三极管的基极、第一晶体管Ql的输入端为PNP型三极管的发射极、第一晶体管Ql的输出端为PNP型三极管的集电极，第二晶体管Q2的控制端为PNP型三极管的基极、第二晶体管Q2的输入端为PNP型三极管的发射极、第二晶体管Q2的输出端为PNP型三极管的集电极，第三晶体管Q3的控制端为NPN型三极管的基极、第三晶体管Q3的输入端为NPN型三极管的集电极、第三晶体管Q3的输出端为NPN型三极管的发射极，第四晶体管Q4的控制端为NPN型三极管的基极、第四晶体管Q4的输入端为NPN型三极管的集电极、第四晶体管Q4的输出端为NPN型三极管的发射极。
[0032]下面，对图3所示的带限流保护的高端输出电路的工作过程进行说明。
[0033]当所述带限流保护的高端输出电路的输入端输入低电平时，第三晶体管Q3关闭，第二晶体管Q2的基极电压为高电平，从而第二晶体管Q2处于关闭状态，由于第一晶体管QI与第二晶体管Q2的基极相连，因此，第一晶体管Ql也处于关闭状态，此时第二电阻R2两端的电压为0，第四晶体管Q4也处于关闭状态，所述带限流保护的高端输出电路的输出端无电压输出；当所述带限流保护的高端输出电路的输入端输入高电平时，第三晶体管Q3开启，第一晶体管Ql和第二晶体管Q2的基极电压被拉低，第一晶体管Ql和第二晶体管Q2开启，所述带限流保护的高端输出电路的输出端输出电压。
[0034]第二电阻R2为采样电阻，当所述带限流保护的高端输出电路发生过流时，采样电阻两端的电压增大，当第二电阻R2两端的电压增大到超过第四晶体管Q4的基极开启电压Vg4beo时，第四晶体管Q4开启，将第三晶体管Q3的基极电压拉低，使得第三晶体管Q3关闭，第二晶体管Q2的基极电压升高，第二晶体管Q2关闭，此时，第二电阻R2两端的电压降低，第四晶体管Q4关闭，第三晶体管Q3的基极电压升高，第三晶体管开启，将第二晶体管Q2的基极电压拉低，第二晶体管Q2开启，如此反复，当第二电阻R2两端的电压刚好使得第四晶体管Q4开启时，第二晶体管Q2和第四晶体管Q4达到一种稳定状态，流过第二晶体管Q2及第二电阻R2上的电流稳定在第四晶体管Q4的基极开启电压VQ4be。除以R2的阻值，即IeQ2 =VQ4beOT/R2。由于第一晶体管Ql和第二晶体管Q2的基极相连，所以第一晶体管Ql和第二晶体管Q2的基极电压相等，又由于第一晶体管Ql和第二晶体管Q2的参数相同，所以第一晶体管Ql和第二晶体管Q2的基极电流相同，因此，流过第一晶体管Ql的最大电流为IeQ1 =Ι_ = ν__/Κ2。在本实施例中，所述外接电源的电压可以为9V?16V，所述第一电阻、第二电阻的阻值可以为10ΚΩ，当第一晶体管Ql正常输出时，其输出电流小于流过第一晶体管Ql的最大电流Ieffl，所以第一晶体管Ql处于饱和状态，第一晶体管Ql的输出压降为0.3V,即所述带限流保护的高端输出电路的输出压降为0.3V，从而大大降低了带限流保护的高端输出短路的输出压降，当发生过流时，所述带限流保护的高端输出电路处于限流状态，最大输出电流为= IcQ2 = VQ4be0V/R2o从而能够对带限流保护的高端输出电路进行保护，防止因输出过电流而造成对带限流保护的高端输出电路的毁坏。
[0035]需要说明的是，本实施例的带限流保护的高端输出电路还可包括第三电阻R3，所述第三电阻R3的一端分别与第一晶体管Ql的控制端和第二晶体管Q2的控制端相连，第三电阻R3的另一端与第三晶体管Q3的输入端相连，起到限流作用。
[0036]本实施例提供的带限流保护的高端输出电路，在负载发生短路或过流时，能够保护所述带限流保护的高端输出电路不被毁坏，同时能够降低带限流保护的高端输出电路的输出压降。
[0037]在图4中示出了本实用新型的第二实施例。
[0038]图4是本实用新型第二实施例中的带限流保护的高端输出电路的结构图。所述带限流保护的高端输出电路主要用于汽车电子件中或者低电源电压中，如图4所示，所述带限流保护的高端输出电路包括:第一电阻R1、第二电阻R2、第一晶体管Ml、第二晶体管M2、第三晶体管M3和第四晶体管M4。
[0039]该带限流保护的高端输出电路中各器件的连接关系如下:
[0040]第一晶体管Ml的控制端分别与第二晶体管M2的控制端以及第三晶体管M3的输入端相连，第一晶体管Ml的输入端与外接电源VB相连,第一晶体管Ml的输出端作为所述带限流保护的高端输出电路的输出端，第二晶体管M2的输入端与外接电源VB相连，第二晶体管M2的输出端分别与第四晶体管M4的控制端以及第二电阻R2的一端相连，第三晶体管M3的控制端通过第一电阻Rl与所述带限流保护的高端输出电路的输入端相连，且第三晶体管M3的控制端与第四晶体管M4的输入端相连，第四晶体管M4的输出端分别与第三晶体管M3的输出端以及第二电阻R2的另一端相连，且接地。
[0041]优选的，所述第一晶体管为P型MOS管，所述第二晶体管为P型MOS管，所述第三晶体管为N型MOS管，所述第四晶体管为N型MOS管。
[0042]优选的，所述第一晶体管和所述第二晶体管的参数相同，所述参数包括开启电压、源漏击穿电压、栅源击穿电压、低频跨导和导通电阻等，即第一晶体管Ml和第二晶体管M2的型号相同。
[0043]现结合图4对本实用新型实施例二提供的带限流保护的高端输出电路作进一步说明:
[0044]第一晶体管Ml的控制端为P型MOS管的栅极、第一晶体管Ml的输入端为P型MOS管的漏极、第一晶体管Ml的输出端为P型MOS管的源极，第二晶体管M2的控制端为P型MOS管的栅极、第二晶体管M2的输入端为P型MOS管漏极、第二晶体管M2的输出端为P型MOS管的源极，第三晶体管M3的控制端为N型MOS管的栅极、第三晶体管M3的输入端为N型MOS管的漏极、第三晶体管M3的输出端为N型MOS管的源极，第四晶体管M4的控制端为N型MOS管的栅极、第四晶体管M4的输入端为N型MOS管的漏极、第四晶体管M4的输出端为N型MOS管的源极。
[0045]下面，对图4所示的带限流保护的高端输出电路的工作过程进行说明。
[0046]当所述带限流保护的高端输出电路的输入端输入低电平时，第三晶体管M3关闭，第二晶体管M2的基极电压为高电平，从而第二晶体管M2处于关闭状态，由于第一晶体管Ml与第二晶体管M2的基极相连，因此，第一晶体管Ml也处于关闭状态，此时第二电阻R2两端的电压为0，第四晶体管M4也处于关闭状态，所述带限流保护的高端输出电路的输出端无电压输出；当所述带限流保护的高端输出电路的输入端输入高电平时，第三晶体管M3开启，第一晶体管Ml和第二晶体管M2的基极电压被拉低，第一晶体管Ml和第二晶体管M2开启，所述带限流保护的高端输出电路的输出端输出电压。
[0047]第二电阻为采用电阻，当所述带限流保护的高端输出电路发生过流时，采样电阻两端的电压增大，当第二电阻R2两端的电压增大到超过第四晶体管M4栅极电压的阈值VM4beo时，所述栅极电压的阈值VM4be。一般为3V?5V，第四晶体管M4导通，将第三晶体管M3的栅极电压拉低，使得第三晶体管M3处于关闭状态，第三晶体管M3的栅极电压升高，第二晶体管M2关闭，此时，第二电阻R2两端的电压降低，第四晶体管M4关闭，第三晶体管M3的栅极电压升高，第三晶体管开启，将第二晶体管M2的栅极电压拉低，第二晶体管M2开启，如此反复，当第二电阻R2两端的电压刚好使得第四晶体管M4开启时，第二晶体管M2和第四晶体管M4达到一种稳定状态，流过第二晶体管M2及第二电阻R2上的电流稳定在第四晶体管M4的栅极电压的阈值VM4be。除以R2的阻值，即IeM2 = VM4be0V/R2o由于第一晶体管Ml和第二晶体管M2的栅极相连，所以第一晶体管Ml和第二晶体管M2的基栅极电压相等，又由于第一晶体管Ml和第二晶体管M2的参数相同，所以第一晶体管Ml和第二晶体管M2的基极电流相同，因此，流过第一晶体管Ml的最大电流为IeM1 = Icm2 = VM4beOT/R2。在本实施例中，所述外接电源的电压可以为9V?16V，所述第一电阻、第二电阻的阻值可以为10ΚΩ，当第一晶体管Ml正常输出时,其输出电流小于流过第一晶体管Ml的最大电流IeM1，所以第一晶体管Ml处于饱和状态，第一晶体管Ml的输出压降为约为30mV，即所述带限流保护的高端输出电路的输出压降为30mV，从而大大降低了带限流保护的高端输出短路的输出压降，当发生过流时，所述带限流保护的高端输出电路处于限流状态，最大输出电流为Icai = Icm2 =VM4b_/R2。从而能够对带限流保护的高端输出电路进行保护，防止因输出过电流而造成对带限流保护的高端输出电路的毁坏。
[0048]需要说明的是，本实施例的带限流保护的高端输出电路还可包括第三电阻R3，所述第三电阻R3的一端分别与第一晶体管Ml的控制端和第二晶体管M2的控制端相连，第三电阻R3的另一端与第三晶体管M3的输入端相连，起到限流作用。
[0049]本实施例提供的带限流保护的高端输出电路，在负载发生短路或过流时，能够保护所述带限流保护的高端输出电路不被毁坏，同时能够降低带限流保护的高端输出电路的输出压降。
[0050]值得注意的是，以上所述仅是本实用新型的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本实用新型原理的构思和原则的前提下所做的等同变化、修改与结合，均应属于本实用新型的保护范围。
【权利要求】
1.一种带限流保护的高端输出电路，其特征在于，所述电路包括:第一电阻、第二电阻、第一晶体管、第二晶体管、第三晶体管和第四晶体管； 所述第一晶体管的控制端分别与所述第二晶体管的控制端以及所述第三晶体管的输入端相连，所述第一晶体管的输入端与外接电源相连，所述第一晶体管的输出端作为所述带限流保护的高端输出电路的输出端； 所述第二晶体管的输入端与外接电源相连，所述第二晶体管的输出端分别与所述第四晶体管的控制端以及所述第二电阻的一端相连； 所述第三晶体管的控制端通过所述第一电阻与所述带限流保护的高端输出电路的输入端相连，且所述第三晶体管的控制端与所述第四晶体管的输入端相连； 所述第四晶体管的输出端分别与所述第三晶体管的输出端以及所述第二电阻的另一端相连，且接地。
2.根据权利要求1所述的一种带限流保护的高端输出电路，其特征在于，所述第一晶体管和所述第二晶体管为参数相同的晶体管。
3.根据权利要求2所述的一种带限流保护的高端输出电路，其特征在于，所述第一晶体管为PNP型三极管，所述第二晶体管为PNP型三极管，所述第三晶体管为NPN型三极管，所述第四晶体管为NPN型三极管。
4.根据权利要求3所述的一种带限流保护的高端输出电路，其特征在于，所述第一晶体管的控制端为PNP型三极管的基极、所述第一晶体管的输入端为PNP型三极管的发射极、所述第一晶体管的输出端为PNP型三极管的集电极，所述第二晶体管的控制端为PNP型三极管的基极、所述第二晶体管的输入端为PNP型三极管的发射极、所述第二晶体管的输出端为PNP型三极管的集电极，所述第三晶体管的控制端为NPN型三极管的基极、所述第三晶体管的输入端为NPN型三极管的集电极、所述第三晶体管的输出端为NPN型三极管的发射极，所述第四晶体管的控制端为NPN型三极管的基极、所述第四晶体管的输入端为NPN型三极管的集电极、所述第四晶体管的输出端为NPN型三极管的发射极。
5.根据权利要求2所述的一种带限流保护的高端输出电路，其特征在于，所述第一晶体管为P型MOS管，所述第二晶体管为P型MOS管，所述第三晶体管为N型MOS管，所述第四晶体管为N型MOS管。
6.根据权利要求5所述的一种带限流保护的高端输出电路，其特征在于，所述第一晶体管的控制端为P型MOS管的栅极、所述第一晶体管的输入端为P型MOS管的漏极、所述第一晶体管的输出端为P型MOS管的源极，所述第二晶体管的控制端为P型MOS管的栅极、所述第二晶体管的输入端为P型MOS管漏极、所述第二晶体管的输出端为P型MOS管的源极，所述第三晶体管的控制端为N型MOS管的栅极、所述第三晶体管的输入端为N型MOS管的漏极、所述第三晶体管的输出端为N型MOS管的源极，所述第四晶体管的控制端为N型MOS管的栅极、所述第四晶体管的输入端为N型MOS管的漏极、所述第四晶体管的输出端为N型MOS管的源极。
7.根据权利要求1所述的一种带限流保护的高端输出电路，其特征在于，所述带限流保护的高端输出电路还包括第三电阻；所述第三电阻的一端分别与所述第一晶体管的控制端和所述第二晶体管的控制端相连，所述第三电阻的另一端与所述第三晶体管的输入端相连。
【文档编号】H03K19/0175GK204118720SQ201420638440
【公开日】2015年1月21日 申请日期:2014年10月30日 优先权日:2014年10月30日
【发明者】贾春冬 申请人:北京经纬恒润科技有限公司