专利名称：具有低噪声特性的输出缓冲电路的制作方法
技术领域：
本发明涉及包括于一个半导体装置中的输出缓冲电路，特别是具有低噪声特性并将接地弹跳噪声减少到最低程度的输出缓冲电路。
一般来说，接地弹跳噪声使半导体装置中的接地端的电位不稳定，这会使装置中所有电路元件性能降低。
适用于描述这种接地弹跳噪声的现有技术的输出缓冲器示于和图2中，
图1是现有技术输出缓冲器的示意电路图。
如图1所示，现有技术输出缓冲器是两个晶体管构成，其中每个晶体管具有一用于接收来自传感放大器(未示出)的信号S/A的栅极，其中一个是上拉PMOS晶体管(P沟道金属氧化硅)，而另一个是下拉NMOS晶体管(N沟道金属氧化硅)。
图2是现有技术输出缓冲器的等效电路图。如图所示，电容C位于缓冲器的输出端，而电感L1和电感L2分别位于上拉和下拉晶体管上。在缓冲器的结构中，在上拉操作期间，电容C被充电至恒定电压Vout，而在下拉操作期间，流经NMOS晶体管的电流与充电压Vout成正比。例如，驱动电压VDD和下拉操作期间的电流I的模之间的关系可由下列公式表述I=C•dVoutdt]]>
从公式中可看到，电流I正比于电压Vout，这样位于NMOS晶体管的电感L2两端之间的电压VGB，即接地弹跳电压，可产生噪声使得半导体装置中总的接地电平不稳定。下面公式给出了它们之间的关系VGB=L2•dIdt]]>在具有一个作为上拉晶体管的PMOS晶体管的现有技术输出缓冲器中，当驱动电压超出正常值时，流经下拉PMOS晶体管的电流量在下拉操作期间增加，这可从上面公式看出。因此，接地弹跳电压也可增加到足以产生相当高的噪声的程度。
本发明的目的在于提供具有低噪声特性的输出缓冲器，其中在半导体装置的驱动电压超出正常值时，上拉充电电压被降低，以使由于接地弹跳电压造成的噪声减小到最低的程度。这样，装置的总的接地电平有可能保持稳定。
按照本发明的观点，具有一下拉晶体管的输出缓冲电路包括用以检测是否加有高于正常电压的驱动电压，并产生基于检测结果的控制信号的装置；还包括上拉装置，用于响应所述控制信号使在驱动电压供给端和所述缓冲电路输出端间有选择地产生一电压降。
在该缓冲电路中，所述上拉装置包括负载装置，一PMOS晶体管，以及选择装置，该选择装置可使所述负载装置进行上拉操作以响应来自控制装置的所述控制信号产生所述电压下降，或使所述PMOS晶体管进行上拉操作以便不产生所述的电压降。
在该缓冲电路中，所述的负载装置包括一个NMOS晶体管，这个晶体管可响应来自控制装置的所述控制信号进行上拉操作。
在该缓冲电路中，所述的选择装置包括第一开关装置，用于将第一数据输入端连接至所述PMOS晶体管的栅极；以及第二开关装置，用于将第二数据输入端连接至所述负载装置的所述NMOS晶体管的栅极。
在该缓冲电路中，所述选择装置还包括用于断开所述PMOS晶体管或所述负载装置的装置，以使将输入所述第一数据输入端或所述第二数据输入端的数据不致影响所述的PMOS晶体管或所述负载。
在该缓冲电路中，所述控制装置包括检测装置，用以检测所述超过正常值的驱动电压以产生输出信号；和用来将所述输出信号与参考电压进行比较，并基于这种比较结果产生所述控制信号的装置。
在该缓冲电路中，所述控制装置还包含响应一芯片选择信号产生将输出的作为所述控制信号的预定值的装置。
在该缓冲电路中，所述检测装置包含至少一个栅极和漏极短路的上拉PMOS晶体管。
通过参考如下附图，本领域的技术人员可更好地了解本发明和它的目的。
图1是现有技术输出缓冲器的电路示意图；图2是图1所示现有技术输出缓冲器的等效电路图；图3是按本发明实施例的输出缓冲器结构的电路图。
在图3中，按本发明的新型输出缓冲器主要包括控制部分10，上拉部分20和下拉NMOS晶体管30。控制部分10用以检测是否加有超过正常值的驱动电压VDD，并根据检测结果产生一控制信号。上拉部分20包括PMOS晶体管23和NMOS晶体管24，它们作为响应来自控制部分10的控制信号的上拉晶体管。
如果控制部分10检测到加有超过正常值的驱动电压，NMOS晶体管24作为上拉晶体管进行操作，否则，PMOS晶体管23作为上拉晶体管进行操作。
下拉NMOS晶体管30通过其栅极接收传感放大器(未示出)的输出信号S/A并进行下拉操作。
如图3所示，控制部分10包括检测部分11，比较部分12和PMOS晶体管13。
检测部分11检测是否加有超过正常值的驱动电压VDD，并当驱动电压超过正常值时产生一检测信号。检测部分11包括两个作为上拉电路的PMOS晶体管和一个作为下拉电路的电阻，这两个PMOS晶体管彼此串联，这两个PMOS晶体管中的每个都具有相互短路的栅极和漏极。如果加有超过正常值的驱动电压，检测部分11产生值为VDD2VTP的信号，其中VTP是栅极与漏极短路的PMOS晶体管的门限电压。
比较部分12响应芯片选择信号CS，将检测部分11的输出信号同一参考电压进行比较。在本实施例中，比较部分12是由差分放大器组成的，因此，当检测部分11的输出信号超过参考电压时，差分放大器产生高电平信号作为控制信号；若其输出信号低于参考电压时，差分放大器产生低电平信号作为控制信号。作为参考，参考电压可按设计者或使用者的需要预置，它用来降低随驱动电压的升高而升高的接地弹跳噪声。
PMOS晶体管13响应芯片选择信号CS而导通以产生高电平控制信号。详细地说，PMOS晶体管13根据比较部分12的工作而导通，当比较部分12不工作时，PMOS晶体管13产生高电平控制信号。
另一方面，上拉部分20具有第一PMOS晶体管23，第一NMOS晶体管24，一对开关21和26，用来在控制信号是高电平时使第一PMOS晶体管23截止的第二PMOS晶体管22和用来在控制信号是低电平时使第一NMOS晶体管24截止的第二NMOS晶体管25。
在具有上述结构的实施例中，当接地弹跳噪声极少产生时，PMOS晶体管23在正常驱动电压VDD作用下作为上拉晶体管，但是如果由于接地弹跳噪声的增加而加上超过正常值的驱动电压VDD时，NMOS晶体管24作为上拉晶体管被驱动。
然后，若NMOS晶体管24作为上拉晶体管被驱动，上拉充电电压便变成VDD-VTH，其中VTH为NMOS晶体管24的门限电压，这样随着上拉充电电压的下降接地弹跳噪声也随之显著降低。
如上所述，按照本发明的输出缓冲器可以大大减少在驱动电压超过正常值时出现的接地弹跳噪声，这样一来，带有输出缓冲器的半导体装置的总的接地电平可保持稳定，这意味着装置本身的稳定性也得到加强。
很明显，在本发明的精神和范围内，本领域的技术人员可容易地进行多种多样的修改。因此，所附权利要求范围并不打算仅局限于上面所陈述的说明，更重要的是，可被解释成包含所有本发明所体现出的专利新颖性特征的权利要求包括熟悉本发明所属技术领域的人员视为等同的所有特征。
权利要求
1.一种具有下拉晶体管的输出缓冲电路，所述电路包括检测装置，用于检测是否加有超过正常值的驱动电压，并根据检测结果产生控制信号；以及上拉装置，用于响应所述控制信号，在驱动电压供应端和所述缓冲电路输出端之间有选择的产生电压降。
2.如权利要求1所述的缓冲电路，其中所述上拉装置包括负载装置，一个PMOS晶体管和选择装置，所述选择装置使所述负载装置响应来自控制装置的控制信号进行上拉操作，而产生所述电压降，或者使所述PMOS晶体管进行上拉操作以不产生所述电压降。
3.如权利要求2所述的缓冲电路，其中所述负载装置包括响应来自控制装置的所述控制信号进行上拉操作的NMOS晶体管。
4.如权利要求3所述的缓冲电路，其中所述的选择装置包括将第一数据输入端连接至所述PMOS晶体管栅极的第一开关装置；和将第二数据输入端连接至所述负载装置的所述NMOS晶体管的栅极的第二开关装置。
5.如权利要求4所述的缓冲电路，其中所述选择装置还包括用于断开所述PMOS晶体管或所述负载装置以便使加到所述第一数据输入端或所述第二数据输入端的数据不致影响所述PMOS晶体管或所述负载装置。
6.如权利要求5所述的缓冲电路，其中所述控制装置包括用于检测所述大于正常值的驱动电压并产生一输出信号的检测装置；用于将所述输出信号与一参考电压相比较并根据比较结果产生所述控制信号的装置。
7.如权利要求6所述的缓冲电路，其中所述控制装置还包括响应一芯片选择信号产生一将输出的作为所述控制信号的预定值的装置。
8.如权利要求7所述的缓冲电路，其中所述检测装置至少包括一栅极和漏极短路上拉PMOS晶体管。
全文摘要
一种具有低噪声特性的输出缓冲电路，包括一控制部分，用于检测是否加有大于正常电压的驱动电压，并基于检测结果产生一控制信号；以及一上拉部分，用于响应所述控制信号，在驱动电压供给端和所述缓冲电路输出端间有选择性地产生一电压降。通过该输出缓冲器，有可能显著地降低由于施加大于正常电压的驱动电压而引起的接地弹跳噪声。这样，其中包括有该输出缓冲器的半导体装置的总的接地电平能够保持稳定，因此能加强装置的稳定性。
文档编号H03K19/003GK1126393SQ9511637
公开日1996年7月10日 申请日期1995年9月9日 优先权日1994年9月9日
发明者金奎爽, 尹勋模 申请人:现代电子产业株式会社