专利名称：相位调整电路、包含该电路的系统及相位调整方法
技术领域：
本发明涉及一个用于调整时钟信号相位的相位调整电路以及一个包含该相位调整电路的系统，该系统与时钟信号同步工作。本发明还涉及一种相位调整方法。
相关技术描述通过与一个时钟信号的同步来控制一个电路的工作定时是众所周知的。时钟信号经线路被发送至一个与该时钟信号同步工作的电路。然而，由于线路延时，该时钟信号的相位常常会移位。为了补偿因线路延时带来的时钟信号的相位移位，已经发展了各种技术。
一篇题为“具有按进程和环境变化进行绝对延时调节的时钟缓冲器芯片”(“Clock Buffer Chip With Absolute Delay Regulation over Process and Knvironmental Variations，”作者Richard B.Watson，等，IEEE1992，CUSTOM INTERATEDCIRCUITS CONFERENCE，第25.2.1-25.2.5页，1992)公开了一种用于补偿因线路延时带来的时钟信号的相位移位的技术。在该先有技术文章中，由依赖于该时钟信号被传送的距离而产生的线路延时(不可避免的线路延时)所移位的该时钟信号的相位另外再由一个附加延时进行移位。因此，移位的时钟信号的相位匹配于一个包括一个参考边沿的时钟信号相位，该参考边沿在离开原参考边沿两个时钟周期的上升沿上。
图19是一个时序图，显示了调整该时钟信号的相位与经此技术带来的数据等待时间之间的关系。在图19中的波形(a)中，参考沿由箭头A表示，该波形(a)中的参考沿A由不可避免的线路延时被移位至图(b)中的由箭头A’指示的位置，并且由一个附加的延时进一步被移位于由箭头A＂指示的位置。因此，波形(c)中的边沿A＂延迟了距离波形(a)中示出的时钟信号的参考沿两个时钟周期，并且显示于波形(c)中的时钟信号的相位匹配于显示于波形(a)中的时钟信号的相位。
相应地，在迟于参考边沿A上升时两个时钟周期的时间接收对应于波形(a)所示的时钟信号的参考沿A的数据如果已被事先确定，则可避免因时钟信号的移相带来的接收错误数据的操作。
术语“等待时间”指自时钟信号的参考沿上升至相应于该参考沿被实际输入或输出的数据的边沿的一段时间。在图19中的波形(c)中的例子中，等待时间由相当于两个时钟周期的一时间段T表示。
然而，Richarcl等人的先有技术具有如下问题。
首先，Richard等人的先有技术用于在两点间的线路延时量为已知时调整时钟信号的相位。因而，在一个大规模集成电路(LSI)实现后的线路延时量(如线路长度引起的线路延时)在设计该大规模集成电路时就已知的情况下，时钟的相位可经应用Richard等人的先有技术进行调整。如此的时钟相位的调整是通过例如提供相应于该线路延时量的伪延时元件或伪线路达到的。然而，若在设计该大规模集成电路时并不能预计该大规模集成电路实现后的线路延时量情况下，就不能应用Richard等人的先有技术。在Richard等人的先有技术中，在大规模集成电路实现后的时钟相位的调整是不被考虑的。
根据Richard等人的先有技术，一个用于驱动该LSI的外部线路的驱动晶体管必需具有大尺寸以尽可能地减少该LSI的外部线路中的驱动延时。当该驱动晶体管具有大的尺寸时，用于操作该驱动晶体管的晶体管部分消耗大量的能量。在一个包括两个或多个LSI(如一个包括一个主LSI和一个从LLSI的系统中)的系统中，能量消耗的如此增加是非常显著的。当在该系统中存在多个上述晶体管部分时，它们大量地消耗更多的能量。根据Richard等人的先有技术，整个系统以此方式不利地消耗大量的能量。
其次，根据Richard等人的先有技术，直到自时钟信号的参考沿经过了两个时钟周期的一段时间，数据才能被输入或输出。因为此原因，该技术难于应用在需要数据的快速输入和输出操作的同步电路中。例如，在一个微处理器和一个需要经常且快速进行随机存取的存储器之间输入或输出数据的情况下，就会出现严重的问题。在这种情况下，由于在读操作或写操作中存取引导地址被延时了两个时钟周期，等待时间的问题就比存储器存取时间更加严重。
并且，根据Richard等人的先有技术，将相对于参考沿正好被移位两个时钟周期的时钟信号的相位进行移位所需的附加延时量依赖于时钟信号的频率。结果，如果时钟信号的频率被改变了，即使不可避免的线路延时量没有变化，附加延时量也将被迫改变。这将导致减小了调整时钟信号的相位的灵活性。
并且，根据Richard等人的先有技术，附加延时量由1或0的位串的长度来表示。当时钟信号的频率增加时，就需要附加延时量由一个具有较小数目的位的串来表示，因而导致附加延时量的精度变差。当时钟信号的频率减小时，需要附加延时量由一个具有较大数目的位的串来表示，这将导致可能溢出。
本发明概述本发明的相位调整电路包括一个用于提供与参考时钟信号同步的内部时钟信号的电路；一个用于将该内部时钟信号延迟一段预定时间的延时电路；及一个用于调整在参考时钟信号的相位和延迟了一段预定的时间的内部时钟信号的相位之间相差的调整部件。
在本发明的一个实施例中，调整部件调整相差以使内部时钟信号的相位超前于参考时钟信号的相位于预定的延迟时间。
在本发明的另一个实施例中，该相位调整电路还包括一个用于根据延时控制信程序式地改变该预定延迟时间的延时控制电路。
在本发明的再一个实施例中，该延时控制信息包括用于定义该预定延迟时间精度的精度信息。
根据本发明的另一个方面，一个系统包括一个用于产生参考时钟信号和延时控制信息的第一电路以及一个用于与该参考时钟信号同步工作的第二电路。该第二电路包括一个用于提供与参考时钟信号同步的内部时钟信号的电路；一个用于将该内部时钟信号延时一段预定延迟时间的延时电路；一个用于调整在该参考时钟信号的相位和延时了一段预定延迟时间的内部时钟信号的相位之间相差的调整部件；及一个用于根据延时控制信息程序式地改变该预定延迟时间的延时控制电路。
在本发明的一个实施例中，该延时控制信息包括用于定义该预定延迟时间精度的精度信息。
在本发明的另一个实施例中，该延时控制信息被从该系统的外部提供至该第一电路。
在本发明的再一个实施例中，该延时控制电路包括一个用于存储该延时控制信息的存储电路。该延时电路包括多个延时元件和多个用于控制在多个延时元件间串联的延时元件的个数的开关元件。多个开关元件中的每一个根据来自存储电路的输出而被开或关。
在本发明的另一个实施例中，延时控制信息是一个位数预定的数字信号。该数字信号自第一电路经一条延时控制线被时序地提供给第二电路。
在本发明的另一个实施例中，根据由一条从第一电路延伸至第二电路的线路产生的第一延迟时间、由一条从第二电路延伸至第一电路的线路产生的第二延迟时间以及由该第二电路内部的一条线路产生的第三延迟时间三者中的至少一个来确定该预定延迟时间。
在本发明的另外一个实施例中，该第二电路包括多个用于与内部时钟信号同步工作的单元，该内部时钟信号经一个延时元件被分配至多个单元中的每一个，该第三延迟时间是相应于被分配至多个单元的内部时钟信号中的被最大延迟的一个内部时钟信号的一延迟时间。
在本发明的另一个实施例中，该第二电路从该第一电路接收数据，用于定义第二电路从第一电路接收数据的定时的输入同步信号的相位超前于参考时钟信号的相位。
在本发明的另一个实施例中，第二电路自第一电路接收第一数据，且第二电路向第一电路输出第二数据。独立地控制用于定义第二电路自第一电路接收第一数据的定时的输入同步信号的相位以及用于定义第二电路向第一电路输出第二数据的定时的输出同步信号的相位。
在本发明的另一个实施例中，该系统包括用于与该参考时钟信号同步工作的多个第二电路。该延时控制信息是一个位数预定的数字信号。该数字信号自第一电路经一条被多个第二电路共有的延时控制线路被时序地提供给多个第二电路中的每一个。
在本发明的另一个实施例中，该系统包括多个用于与该参考时钟信号同步工作的第二电路。该第一电路向多个第二电路中的每一个提供一个控制信号。该控制信号具有超前于参考时钟信号的相位一延迟时间的相位，该延迟时间相应于由一条第一电路和多条第二电路中的每一条之间的线路产生的延时。
根据本发明的另一个方面，一种相位调整方法包括下列步骤(a)确定在用于产生参考时钟信号的的第一电路和用于与该参考时钟信号同步工作的第二电路被实现后所产生的一延时量；及(b)根据该延时量调整在参考时钟信号的相位和第二电路内部所使用的内部时钟信号的相位之间的相差。
在本发明的另一个实施例中，步骤(b)包括调整相差以使内部时钟信号的相位超前于参考时钟信号的相位一段相应于该延时量的延迟时间的步骤。
在本发明的另一个实施例中，该相位调整方法还包括根据延时控制信息改变延时量的步骤。
在本发明的另一个实施例中，该延时控制信息包括用于定义该延时量精度的精度信息。
在本发明的另一个实施例中，根据由一条自第一电路延伸至第二电路的线路产生的第一延迟时间以及由一条自第二电路延伸至第一电路的线路产生的第二延迟时间中的至少一个来确定延时量。
在本发明的另一个实施例中，该第二电路自第一电路接收数据。该相位调整方法还包括有步骤调整用于定义第二电路自第一电路接收数据的定时的输入同步信号的相位以使输入同步信号的相位超前于参考时钟信号的相位。
在本发明的另一个实施例中，该第二电路自该第一电路接收第一数据，且该第二电路向该第一电路输出第二数据。该相位调整方法还包括此步骤独立地控制用于定义第二电路自第一电路接收数据的定时的同步输入信号的相位，以及用于定义第二电路向第一电路输出数据的定时的输出同步信号的相位。
在本发明的另一个实施例中，采用了多个用于与参考时钟信号同步工作的第二电路。第一电路向多个第二电路中的每一个提供一个控制信号。该相位调整方法还包括此步骤调整控制信号的相位，以使其超前于参考时钟信号的相位一段与由一条第一电路和多个第二电路中的每一个之间的线路所产生的延时相应的延迟时间。
因此，在此所描述的本发明可能具有以下优点(1)提供了一个相位调整电路和一种相位调整方法，该电路和该方法能够根据采用了LSI以后产生的线路延时量调整一时钟的相位；(2)提供了能够调整时钟的相位以使等待时间大大消除的一种相位调整电路和相位调整方法；及(3)提供了一种能够实现低能耗的系统。
在阅读并理解了下面参考附图的详细描述，本领域中的技术人员将明白本发明的这些和其它优点。
图1是一个时序图，显示了调整一个时钟信号的相位和数据等待时间之间的关系。
图2是一个原理图，显示了根据本发明的实例1的系统的结构。
图3是一个原理图，显示了相位调整电路的结构。
图4是一个原理图，显示了根据本发明的实例2的系统的结构。
图5是一个原理图，显示了相位调整电路的结构。
图6A是一个原理图，显示了延时控制电路和延时电路的结构。
图6B是一个时序图，显示了提供给延时控制电路的示例性数字数据。
图7是一个原理图，显示了锁存电路和切换单元的详细结构。
图8是一个原理图，显示了在确定在图6A的延时电路中待被设定的预定延迟时间(延时量)时考虑到的延时。
图9是一个方框图，显示了在半导体集成电路中的相位调整电路和多个单元的示例性配置。
图10是一个时序图，显示了设置于延时电路中的预定延迟时间(延时量)和A点的内部时钟信号的波形之间的关系。
图11是一个组合的方框图及一个透视图，显示了在相位调整电路的延时电路中设置延时量所需的示例性装置的结构。
图12是一个流程图，显示了确定设置于延时电路和相位调整电路中的延时量的程序，以及对延时电路中的如此被确定的延时量进行编程的程序。
图13是一个方框图，显示了根据本发明的示例3的半导体集成电路的结构。
图14是一个提供给相位调整电路的示例性的数字数据串。
图15是一个时序图，显示了在半导体集成电路中的输入同步信号的定时和输出同步信号的定时。
图16是一个方框图，显示了一个系统的结构。
图17是一个时序图，显示了与传统控制信号的波形对比的从控制电路提供的控制信号的波形。
图18是一个组合的方框图和原理图，显示了图17的控制电路的结构。
图19是一个先有技术的时间图，显示了调整一个时钟信号的相位和数据等待时间之间的关系。
图20是一个组合的方框图和原理图，显示了一个相位调整电路。
图21是一个原理图，显示了延时控制电路、精度切换电路和延时电路的结构。
图22是一个方框图，显示了一个系统的结构。
以下将参考附图通过实例对本发明进行描述。
图1显示了根据本发明的调整一个时钟信号的相位和数据等待时间之间的关系。在图1中的波形(a)中，箭头A表示时钟信号的参考沿。假设由于不可避免的线路延时使波形图(a)中的参考沿A被移位到波形图(b)中的箭头A’指示的位置处。本发明的特征在于将时钟信号的相位在与该时钟信号的相位被不可避免的线路延时所移位方向的相反方向上移动一段等于该不可避免的线路延时的量。相位如此调整后的时钟信号如图1中波形(c)所示。
如图1中波形(c)所示，对应于波形(a)中所示的时钟信号的参考沿A的边沿A”在早于参考沿A上升的时间上升了一段对应于该不可避免的线路延时的时间。因而，如果预先确定了在参考沿A上升时输入的输出对应于波形(a)中所示的时钟信号的参考沿A的数据，则可能输入和输出数据而不致有大量等待时间。
实例1图2显示了根据本发明的实例1的系统20的结构。在本发明中，“系统”可能是一组独立封装的LSI，一组被裸芯片安装的LSI(多芯片模块)或一组在同一块半导体衬底上的模块单元。
系统20包括一个用于产生参考时钟信号的控制电路21和一个与该同步时钟信号同步工作的半导体集成电路22。例如，控制电路21可以是一个处理器，而半导体集成电路22可能是一个存储器。另外，控制电路21可能是一个主处理器，而半导体集成电路22可能是一个从处理器。系统20可能被安装于一块芯片上。
控制电路21和半导体集成电路22经一条线路23互联。由控制电路21产生的参考时钟信号经该路23提供至半导体集成电路22。该半导体集成电路22与经线路23自控制电路21提供的参考时钟信号同步工作。控制电路21和半导体集成电路22与参考时钟信号同步地输入及输出数据。半导体集成电路22包括一个相位调整电路(锁相环电路PLL)24。
图3示出了相位调整电路24的结构。该相位调整电路24包括一个终端31。参考时钟信号经该终端31输入至该相位调整电路24。该相位调整电路24输出一个内部时钟信号。相应于参考时钟信号的参考沿的内部时钟信号的边沿上升或下落比该参考时钟信号的参考沿的上升或下落时间提早一段预定的延迟时间。在本发明的说明书中，这被称作“相位调整电路24输出一个具有相位超前于参考时钟信号的相位一段预定延迟时间的内部时钟信号”。该预定延迟时间由包含于相位调整电路24中的延时电路32设置。该延时电路32被插入于连接内部时钟信号的A点和连接一个输入接收器(以下称作相位补偿器)33的输入的B点之间。该延时电路32从A点向B点传送一被延时一段预定的延迟时间的信号。
该相位调整电路24包括该相位补偿器33、一个充电泵34和一个相移器35。该相位补偿器33检测一相差，以便向充电泵34提供一个指示该相差的信号，该相差是自终端31输入的一个参考时钟信号的相位和由延时电路32延时一段预定时间的一个内部时钟信号的相位之间的相位差。该充电泵34根据指示相差的信号而增大或减小一电压。当由延时电路32延时一段预定延迟时间的内部时钟信号的相位滞后于参考时钟信号的相位时，充电泵34就增大电压。当由延时电路32延时一段预定延迟定时间的内部时钟信号的相位超前于参考时钟信号的相位时，充电泵34就减小电压。相移器35将经一个放大器36输入的参考时钟信号的相位进行移位以使参考时钟信号的相位和由延时电路32延时一段预定延迟时间的内部时钟信号的相位之间基本不存在相差。自相移器35的输出信号被作为一个内部时钟信号经一个缓冲器37输出。
因而，通过相位调整电路24，参考时钟信号的相位和由延时电路32延时一段预定延迟时间的内部时钟信号的相位之间的相差被基本上维持在0。这就意谓着自相位调整电路24输出的内部时钟信号的相位恒定地超前于被输入至该相位调整电路24的参考时钟信号的相位一段预定的延迟时间。
延时电路32可以是任何电路，只要其具有自图3中的A点向B点发送一个被延迟一段预定延迟的时间的信号功能即可。例如，如延时电路32一样，可以使用一段具有预定长度的实际线路。实例2图4显示了根据本发明的实例2的一个系统40。该系统40包括一个控制电路41和一个半导体集成电路42。例如，控制电路41可以是一个处理器，而半导体集成电路42可以是一个存储器。另外，控制电路41可以是一个主处理器，而半导体集成电路42可以是一个从存储器。该系统40可以被安装于一块芯片上。
控制电路41和半导体集成电路42经过一条线路43和一条延时控制线路44互联。该控制电路41产生一个参考时钟信号和一个延时控制输入。该控制电路41产生的参考时钟信号经线路43被提供给半导体集成电路42。该控制电路41产生的延时控制输入经延时控制线44被提供给半导体集成电路42。该半导体集成电路42与自控制电路41经线路43提供的参考时钟信号同步工作，该输出电路41和该半导体集成电路42与参考时钟信号同步地输入及输出数据。使用延时控制输入以使预定的延迟时间能够是编程上可变的。半导体集成电路42包括一个相位调整电路(锁相环电路PLL)45。
图5显示了相位调整电路45的结构。
该相位调整电路45的构成是通过向图3所示的相位调整电路24的结构中加入一个延时控制电路51，并且将图3所示的延时电路32用一个编程可变延时电路52代替实现的。该相位调整电路45包括一个终端53。一个延时控制输入信号经该终端53被输入至相位调整电路45。该延时控制电路51接收自该终端53输入的延时控制输入信号，并且根据该延时控制输入信号确定一段待被设置于延时电路52中的预定延迟时间(延时量)。在相位调整电路45中，与图3示出的相位调整电路24相同的部件仍用相同的参考数字表示。
图6A显示了延时控制电路51和延时电路52的结构。该延时控制电路51包括多个锁存电路61-1至61-n。这些锁存电路61-1至61-n组成了一个移位寄存器。自控制电路41经延时控制线44时序地发送的数字数据被作为延时控制输入信号输入至延时控制电路51。该数字数据每一位的值(0或1)被存储在包含于该延时控制电路51中的每一个锁存电路61-1至61-n中。例如，如图6B所示，当数字数据有8位时，该延时控制电路51中包含8个锁存电路。即，n为8。一般地，当数字数据有n位时，该延迟控制电路51中需要包含n个锁存电路。这里，n为正整数。
该延时电路52包括多个切换单元62-1至62-n以及多个延时单元63-1至63-n。每一个切换单元62-1至62-n与锁存电路61-1至61-n中的相应的一个锁存电路相连。切换单元62-1至62-n的通或断是根据存储于相应的锁存电路中的位的值而被控制的。因而，切换单元62-1至62-n由从锁存电路输出的信号Q1至Qn控制以被通或断。通过控制切换单元62-1至62-n以使其通或断，就控制了在延时单元63-1至63-n中串接的延时单元数。通过控制延时单元63-1至63-n中的串接的延时单元数，就能控制信号的延时量。
例如，如图6B所示，如果作为延时控制输入信号被输入至延时控制电路51的数字数据是“10000000”，则控制切换单元62-1至62-n以使自A点输入的信号只通过延时单元63-1，而不通过其它延时单元63-2至63-n以到达B点(这种情况下的信号通路由图6A中的虚线表示)。如果作为延时控制输入信号被输入至延时控制电路51的数字数据是“11000000”，则控制切换单元62-1至62-n以使自A点输入的信号只通过延时单元63-1至63-2，而不通过其它延时单元63-3至63-n以到达B点。
延时单元63-1至63-n中的延时量可以一致，也可不一致。为了以少数延时单元获得多种延时量，延时单元63-1至63-n中的延时量最好被加权。例如，如果根据二进制表示而对延时量进行加权，则用n个延时单元可获得2n-1种延时量。
图7显示了锁存电路61-2和切换单元62-2的更加详细的结构。该切换单元62-2包括开关71至74。开关71至73中的每-个由自锁存电路61-2的输出Q2控制。在输出Q2是“0”的情况下，开关71和72接通而开关73断开。在输出Q2是“1”的情况下，开关71和72断开而开关73接通。以这种方式，在输出Q2是“0”的情况下，信号绕过延时单元63-2。在输出Q2是“1”的情况下，信号经过延时单元63-2。
开关74由自锁存电路61-1的输出Q1控制。当输出Q1为“0”时，开关74断开。当输出Q1为“1”时，开关74接通。
锁存电路61-1和61-3至61-n的详细结构与图7所示的锁存电路61-2的结构相同。切换单元62-1和62-3至62-n的详细结构与图7所示的切换单元62-2的结构相同。
如上所述，数字数据(例如“10000000”)作为延时控制输入信号被输入到延时控制电路51。数字数据定义了延时电路52中的延时量的绝对数量。因此，用于确定延时电路52中的延时量的信息(以下称作“延时控制信息”)包括用于定义延时电路52中的延时量的绝对数量的信息。
另外，该延时控制信息可以包括用于定义延时电路52中的延时量的精度的信息。
图20显示了相位调整电路200的结构。该相位调整电路200是图5示出的相位调整电路45的另一种翻板。
相位调整电路200的构成是通过向图5所示的相位调整电路45的结构中加入一个精度切换电路201以及用一个根据该延时量的精度是能编程可变的延时电路202代替图5中的延时电路52而实现的。该相位调整电路200包括一个终端203。用于定义延时电路202中的延时量的精度的信息(以下称作“精度信息”)经该终端203被输入至相位调整电路200。该精度切换电路201接收自终端203输入的该精度信息，并且根据该精度信息确定待被设置于延时电路202中的延时量的精度。在相位调整电路200中，与图5所示的相位调整电路45相同的部件以与其相同的参考数字表示。
另外，终端52可被用作终端203以使精度信息经该终端53被输入至相位调整电路200。
图21显示了延时控制电路51、精度切换电路201以及延时电路202的结构。
该延时电路202包括一个延时电路部件204和一个延时电路部件205。这里，延时电路202包括两个延时电路部件是为了简化叙述的缘故。然而，延时电路202可以包括任意个数的延时电路部件。
延时电路部件204和延时电路部件205的结构同图6A所示的延时电路52中的一样，除了包含在延时电路部件204中的延时单元212-1至212-n的精度不同于包含在延时电路部件205中的延时单元214-1至214-n的精度外。例如，延时单元212-1至212-n的精度可以是延时单元214-1至214-n的精度的1/8。延时单元212-1至212-n的精度和延时单元214-1至214-n的精度之间的关系不必说也可以任意设定。
精度切换电路201按照自终端203输入的精度信息提供自锁存电路61-1至61-n输出信号Q1至Qn给延时电路部件204和延时电路部件205中的任何一个。
因而，根据延时量的绝对数量和延时量的精度是可能控制延时电路202中的延时量的。
下一步，参照图8和图9，将描述怎样确定待被设置于相位调整电路45中的延时电路52内的一段预定延迟时间(延时量)。这种方法也适用于确定待被设置于相位调整电路24中的延时电路32内的一段延迟时间(延时量)的情形。此方法同样也适用于确定待被设置于相位调整电路200中的延时电路202内的一段延迟时间(延时量)的情形。
图8显示了在确定待被设置于延时电路52中的一段预定延迟时间(延时量)时要考虑的延时(即引起参考时钟信号和内部时钟信号之间相差移位的延时)。应考虑这三种延时。
首先，如果参考时钟信号被从控制电路41的输出终端S发向半导体集成电路42的输入终端C(即终端31)，由一段自该输出终端S延伸至该输入终端C的线路产生了延时(以下称作“延时-1”)其次，如果从半导体集成电路42的输出终端D2向控制电路41的输入终端E发送输出信号，由一条从输出终端D2延伸至输入终端E的线路会产生延时(以下称作“延时-2”)。
第三，由半导体集成电路42内部的线路会产生延时(以下称作“延时-3”)。下面将参照图9对延时-3进行描述。
图9显示了半导体集成电路42中的相位调整电路45和多个单元91至93的示例性配置。这些单元91于93与从相位调整电路45输出的内部时钟信号同步工作。一个从内部时钟信号分出的时钟信号O被提供给单元91。一个从内部时钟信号分出的时钟信号P被提供给单元92。一个从内部时钟信号分出的时钟信号Q被提供给单元93。在下面的解释中，假设分出的时钟信号O的相位是分出的时钟信号O、P、Q的相位中延时最长的。在这种情况下，减小缓冲器BF-B的大小以使缓冲器BF-B起到一个延时电路的作用，以便分出的时钟信号P的相位能被延时。换句话说，减小缓冲器BF-B的大小以便分出的时钟信号P的相位匹配于分出的时钟信号O的相位。类似地，减小缓冲器BF-D的大小，以使缓冲器BF-D起到一个延时电路的作用，以便分出的时钟信号Q的相位能被延时。换句话说，减小缓冲器BF-D的大小以便分出的时钟信号Q的相位匹配于分出的时钟信号O的相位。以这种方式，存在于相位调整电路45和单元91至93中的每一个之间缓冲器的值被事先调整以便统一分出的时钟信号O、P、Q对于内部时钟信号相位的延迟时间。因而，调整延时-3以统一半导体电路42中的每一个单元。
通过上述对延时-3的定义，虽然增加了半导体集成电路42中的延迟时间，但减少了存在于相位调整电路45和单元91至93中的每一个之间的缓冲器的能量消耗。这是因为通过减少缓冲器的大小调整了每一个分出的时钟信号的相位。根据本发明，如下将述，在考虑了延时-3以后可能产生一个其相位超前于参考时钟信号的相位的内部时钟信号。因此，通过用使其它分出的时钟信号的相位匹配于最长延时的分出的时钟信号的相位的方法增加延迟时间不会导致任何问题。另外有利的是用使其它分出的时钟信号的相位匹配于最长延时的分出的时钟信号的相位的方法最终达到了减少能量消耗。
再参考图8，假设可忽略点D1和点D2之间的相移。这是因为在半导体集成电路42中提供了点D1和点D2之间的完全同步电路54。该完全同步电路54是一个与内部时钟信号同步工作的数字电路，如一个同步工作电路。
理想的情况是点S处信号的相位匹配于点E处信号的相位，并且等待时间是尽可能小。然而，在点D1至点D2之间的部分中需要一个具体操作过程和一次对存储器的存取所需的一段有限时间。因而，延时时间必须尽可能不影响在点D1和点D2之间部分以外的部分中的等待时间。本发明具有的一个目的就是通过根据下述的原理通过利用延时-1、延时-2、延时-3来减少延时的不利影响而接近理想情况。
图10显示了待被设置于延时电路52中的一段预定延迟时间(延时量)和A点处的内部时钟信号的波形之间的关系。
图10中的波形(a)显示了一个相位调整电路45的输入终端C中的参考时钟信号。图10中的波形(b)显示了当假定不包括延时电路52时的A点处的内部时钟信号。在不包括延时电路52的情况下参考时钟信号的相位和内部时钟信号的相位通过相位调整电路45的作用而完全匹配。
图10中的波形(c)显示了一个当在延时电路52中编程了一段对应于延时-3的预定延迟时间(延时量)时的A点处的内部时钟信号。
图10中的波形(d)显示了一个当在延时电路52中编程了一段对应于(延时-3+延时-1)的预定延迟时间(延时量)时的A点处的内部时钟信号。
图10中的波形(e)显示了一个当在延时电路52中编程了一段对应于(延时-3+延时-1+延时-2)的预定延迟时间(延时量)时的A点处的内部时钟信号。
如上所述，调整相位所需的延时量在延时电路52中被编程以使相应于参考沿的A点处的内部时钟信号的边沿的上升时间比C点处的参考时钟信号的参考沿上升的时间提早了一段必需的延时量。这里，C点处的参考时钟信号的参考沿由图10中波形(a)中的箭头C表示，而A点处的内部时钟信号的边沿由图10中波形(c)、(d)、(e)中的箭头A表示。事先预计并且考虑总延时量或部分的延时量以使A点处的内部时钟信号的边沿能如图10中的波形(c)、(d)、(e)中的时序所示的较早地上升。
图11显示了一种在相位调整电路45中的延时电路52内设置一段延时量所需的装置的示例性结构。该系统40包括一个CPU110，以及一个用于存储一个对应于延时量的数字值的存储器111。该存储器111通过一条电缆112与外部计算机113相连。在下面的解释中，假设系统40被安装在一块LSI板上。相位调整电路45具有与图5所示的相同的结构，虽然图11中并未示出该结构。
图12是一个流程图，显示了用于确定在相位调整电路45中的延时电路52内设置的一段延时量的程序，以及用于在延时电路52对被确定的延时量进行编程的程序。
首先，在步骤S1，一个LSI经销商根据测量值或仿真值确定了在半导体集成电路42内部延时-3的值。该LSI经销商将半导体集成电路42内部的延时-3的值作为一个特定值公布于众。
在半导体集成电路被安装在LSI板上以后，再确定延时-1和延时-2的值。在步骤S2，电路板设计者根据测量值或仿真值确定延时-1和延时-2的值。
在步骤S3，电路板设计者根据由LSI经销商提供的延时-3的值以及在该半导体集成电路被安装在板上以后才确定的延时-1和延时-2的值确定被写在相位调整电路45的延时控制电路51中的延时量。
在步骤S4，确定与被写在相位调整电路45的延时控制电路51中的延时量相应的数字值。该数字值能被轻易确定，只要该相位调整电路45的延时电路52的结构由LSI经销商公开。一个模拟延时量可通过例如使用外部计算机113被转换成数字值。
在步骤S5，在步骤S4被确定的数字值由外部计算机113生成，并且该数字值被时序地写入一个LSI板上的CPU110能够进行存取的存储器上。这里，如果该存储器111是一个永久性存储器，如闪速存储器，就不必在LSI板的电源关断之后再在存储器111中写数字值。由于这个原因，存储器111最好是一个如闪速存储器的永久存储器。
在步骤S6，CPU110读出存储器111中存储的该数字值，并且时序地经过控制电路41将该读取的数字值写入LSI板上的相位调整电路45中的延时控制电路51。另外，CPU110可以直接将读取的数字值时序地写入延时控制电路51，而不经过控制电路41。如果半导体集成电路42中包括一个永久性存储器，最好是CPU110将读取的数字值写入包含在半导体集成电路42中的永久性存储器。一旦该数字值被写入在包含在半导体集成电路42中的永久性存储器，就不必在每次电源开启时将该数字值写入延时控制电路51。这样，可能通过使半导体集成电路42包括用于存储该数字值的永久性存储器就能简化对将该数字值写入延时控制电路51的控制。
如上所述，被设置在延时电路52中的延时量能够根据写在延时控制电路51中的数字值而改变。因而，根据半导体集成电路42内部的线路延时以及该半导体集成电路42在LSI板上的位置，就可能在该半导体集成电路42被安装在LSI板上以后调整待被设置在延时电路52中的延时量。结果，无论半导体集成电路42位于LSI板上的什么位置，都可能根据具有调整相位的最佳内部时钟信号来操作该半导体集成电路42。因而，由于对待设置于延时电路52中的延时量的调整是在LSI板上的安装以后进行的，就可能在各种环境下调整延时量。具体地，在LSI板配置了多个半导体集成电路的情况下，多个半导体集成电路中的每一个的延时量都能在它们被安装于LSI板上之后进行调整，由此增强了该半导体集成电路的灵活性。这就会使半导体集成电路的成本减少。每一个半导体集成电路一般从开头在其中包括一相位调整电路(锁相环电路PLL)，和一块不超过相位调整电路(PLL电路)总面积10％的延时控制电路51和延时电路52的配置区域。因此，配置区域对于整个芯片的损失等于或小于1％，实际上不会引起消耗的问题。
而且，由于在安装完LSI板以后也可能调整待被设置在延时电路52中的延时量，就不必象先有技术一样为了驱动该LSI板的外部线路而扩大驱动晶体管的尺寸。这就减小了整个系统的能量消耗。
在例2中，延时控制输入信号由控制电路41产生。另外，也能从控制电路41的外部向控制电路41提供延时控制输入信号。例如，如果CPU110执行一个具体的应用程序，CPU110则能向控制电路41提供延时控制输入信号。例如，可通过将包括延时控制输入信号的值的指令插入到待被CPU110执行的程序中来获得这样的延时控制信号。延时控制输入信号的值能被编程以使当执行具体应用程序时该值随时间而变化。
如在延时控制输入的情况下一样，能从CPU110向控制电路41提供精度信息。例如，如果CPU110执行一指令，其中数据必须以较高传输速率被发送和接收，则在执行该指令之前，CPU110向控制电路41提供精度信息，用于从延时电路包含的多个延时电路部件中选出具有较高精度的延时电路部件。因而，参考时钟信号和内部时钟信号之间相位的移动能以较高的精度加以抑制。
而且，CPU110可以根据该半导体集成电路42的位置信息产生延时控制输入信号。该位置信息表示半导体集成电路42位于系统40中的哪个位置。该位置信息例如可用一组X座标和Y座标来表示。该位置信息例如可被预先存储在半导体集成电路42的预定位置。CPU110从半导体集成电路42中读取该位置信息并将该位置信息转换为一个延时控制输入信号。因而，不直接向程序中写入延时控制输入信号的值，也可能从CPU110将该延时控制输入信号提供给控制电路41。实例3图13示出了根据本发明的实例3的一个系统130的结构。该系统130包括一个用于产生一个参考时钟信号的控制电路131以及多个用于与该参考时钟信号同步工作的半导体集成电路132-1至132-n。系统130的如此的结构适于为一条单个指令输出多个不同的数据(单指令多数据)的并行处理形式。例如，控制电路131可以是一个处理器，而半导体集成电路132-1至132-n可以是存储器。另外，控制电路131可以是一个主处理器，而半导体集成电路132-1至132-n可以是从处理器，系统130可以安装于一块芯片上。
控制电路131和每一个半导体集成电路132-1至132-n由一条线路133和一条延时控制线134连接。该控制电路131产生一个参考时钟信号和一个延时控制输入信号。由控制电路131产生的参考时钟信号经线路133被提供给每一个半导体集成电路132-1至132-n。由控制电路131产生的延时控制输入信号经半导体集成电路132-1至132-n共用的延时控制线134被提供给每一个半导体集成电路132-1至132-n。每一个半导体集成电路132-1至132-n与由控制电路131经线路133提供的参考时钟信号同步工作。数据被输入并从控制电路131与参考时钟信号同步地输出给每一个半导体集成电路132-1至132-n。该半导体集成电路132-1至132-n各自含有相位调整电路(锁相环电路PLL)135-1至135-n。该相位调整电路135-1至135-n具有与图5所示的相位调整电路45相同的结构。使用延时控制输入信号以使每一个相位调整电路135-1至135-n中的延迟时间能是编程可变的。
例如，图14所示的一个数字数据串作为延时控制输入信号经共用延时控制线134被时序地提供给每一个相位调整电路135-1至135-n。该数字数据串由下面的数字值组成与相位调整电路135-1中的延时量相应的数字值，与相位调整电路135-2中的延时量相应的数字值，……，及与相位调整电路135-n中的延时量相应的数字值。在此例中，每一个数字值用8位表示，但位的数量可以是任意的。该数字值依赖于包括相位调整电路的半导体集成电路的电路大小以及半导体集成电路的位置，并且其是考虑了延时-1、延时-2和延时-3 (见参考图12描述的程序)而确定的。例如，相位调整电路135-1的数字值是“10000000”，相位调整电路135-2的数字值是“11000000”，而相位调整电路135-n的数字值是“11111110”。
如上所述，提供了相位调整电路135-1至135-n共用的延时控制线，并且数字数据串被时序地提供给相位调整电路135-1至135-n，以使不需提供一条具有数字数据串的一个位宽的延时控制线。结果，芯片的装配面积可以减小。
如果每一个半导体集成电路132-1至132-n中都包括如闪速存储器的一个永久性存储器，则在安装完半导体集成电路132-1至132-n以后，对于其中的每一个将与延时量相应的数字值一次性写入永久性存储器就足够了。如果每一个半导体集成电路132-1至132-n中不包括如闪速存储器的一个永久性存储器，在接通电源后，开始系统的稳定操作之前就有必要自控制电路131向半导体集成电路132-1至132-n中的各个延时控制电路提供与延时量相应的数字值。
根据本发明，相位调整电路145使内部时钟信号的相位超前于参考时钟信号的相位一段预定延迟时间。然而，这可能产生一个副作用输入数据的建立时间被不利地缩短了。通过改进以下各点能够防止该问题。
尽管由相位调整电路45进行了相位调整，输入数据的建立时间也能够用以下方法得以保证(1)在半导体集成电路中的输入同步信号的定时和输出同步信号的定时之间产生一段时间延迟；及(2)在控制电路向半导体集成电路提供控制信号的定时内制造一段时间延迟。
以下，将参考图15描述通过在半导体集成电路中的输入同步信号的定时和输出同步信号的定时之间制造一段时间延迟从而保证建立时间的方法。
图15中的波形(a)显示了一个在相位调整电路45的输入终端C中的参考时钟信号。图15中的波形(b)显示了一个当与(延时-1+延时-2+延时-3)相应的一段延时量在延时电路52中被编程时在A点处的内部时钟信号。
图15中的波形(c)显示了一个输出同步信号。该“输出同步信号”是指一个用于定义半导体集成电路42向控制电路41输出数据的定时的信号。具有图15中波形(b)的内部时钟信号本身就能被用作输出同步信号。在波形(c)中，与参考时钟信号的参考沿A相应的输出同步信号的边沿用箭头A’表示。
图15中的波形(d)、(e)、(f)显示了输入同步信号。该“输入同步信号”是指一个用于定义半导体集成电路42从控制电路41接收数据的定时的信号。在波形(d)、(e)和(f)中，与参考时钟信号的参考沿A对应的输入同步信号的边沿由箭头G表示。因而，输入同步信号的相位滞后于图15中波形(b)所示的内部时钟信号的相位。
为了获得具有波形(d)的输入同步信号，例如，从延时电路52的分接点G1(如图6A所示)提取内部时钟信号，并用作输入同步信号。为了获得具有波形(e)的输入同步信号，例如，从延时电路52的分接点G2(如图6A所示)提取内部时钟信号，并用作输入同步信号。为了获得具有波形(f)的输入同步信号，例如，从点B(如图6A所示)提取内部时钟信号，并用作输入同步信号。
如上所述，控制输出同步信号和输入同步信号之间的相差以便能够防止输入数据的建立时间缩短。
在读周期而非写周期中需要较高速率的系统中，如图形控制器，对于输入的信号电压的转换周期能够通过使内部时钟信号的相位超前于参考时钟信号的相位一段预定延迟时间而被减小。因此，因为有足够的时间建立输入数据，即使输出同步信号具有和输入同步信号一样的定时，也不会引起上述问题。代之以，因为增加了输出数据的建立时间，反而能够获得较高的性能。
另外，为能独立地控制图22所示的输入同步信号的相位和输出同步信号的相位，向图4所示的系统40的结构中加入一个相位调整电路45’就足够了。系统40’包括一个用于响应于输入同步信号而从控制电路41接收数据的输入电路221，以及一个用于响应于输出同步信号而向控制电路41输出数据的输出电路222。该输入电路221被控制为与由相位调整电路45产生的内部时钟(输入同步信号)同步，而该输出电路222被控制为与由相位调整电路45’产生的内部时钟(输出同步信号)同步。
相位调整电路45’具有与相位调整电路45相同的结构。相位调整电路45’经线路43’从控制电路41接收参考时钟。相位调整电路45’经线路44’从控制电路41接收延时控制输入。该延时控制输入包括有关延时量的绝对数量的信息。另外，除包括有关延时量的绝对数量的信息之外，该延时控制输入信号可能还包括有关延时量的精度的信息。线路43和线路43’可以是一根线，而延时控制线44和延时控制线44’可以是一根延时控制线。
根据图22所示的系统40’，在相位调整电路45中的延时量和在相位调整电路45’中的延时量能被独立设置。这使得独立调整输入同步信号的相位和输出同步信号的相位成为可能。
而且，可根据具体应用程序的执行情况从CPU110(未在图22中示出)向控制电路41提供延时控制输入信号。例如，如果输入到半导体集成电路42中一需要大量的数据处理时间的指令，则在将该指令输入半导体集成电路42之前，从CPU110向控制电路41提供一条用于使输入同步信号的相位超前一段预定时间的指令。该控制电路41设置一段与相位调整电路45中的指令相应的延时量。当执行具体应用程序时可改变该延时量。这样，根据具体应用程序的执行，就能够控制在控制电路41和半导体集成电路42之间数据输入和输出的定时。
而且，包含在相位调整电路45中的多个延时元件中的至少一个可被用作为相位调整电路45’的一个延时元件。相反，包含在相位调整电路45’中的多个延时元件中的至少一个可以被用作为相位调整电路45的一个延时元件。例如，如果不需使输出同步信号的相位超前于参考时钟信号的相位，相位调整电路45’的延时元件就不被用于调整输入同步信号的相位。这些“多余”的延时元件被用作相位调整电路45的一个延时元件，以使用较少数量的延时元件就可能获得同样的效果。控制电路41向相位调整电路45’提供延时控制输入信号。该延时控制输入信号包括有关延时元件切换的信息。例如，半导体集成电路42根据该信息将相位调整电路45’的多个延时元件中的至少一个连接到相位调整电路45的延时元件。这样，一个相位调整电路中的“多余”的延时元件就能用于另一个相位调整电路。
另外，一个相位调整电路中多余延时元件中具有最小延时量的延时元件可被选择地用于另一个相位调整电路。因而有可能用较少数目的延时元件就能实现能够设置具有较高精度的延时量的一个相位调整电路。
下面，将参考附图16至18描述用于通过在控制电路向半导体集成电路提供一个控制信号的定时中制造时间滞后来保证输入数据的设置时间的方法。
图16显示了一个系统160的结构。该系统160包括一个用于产生参考时钟信号的控制电路161以及多个与该参考时钟信号同步工作的半导体集成电路162-1至162-n。该系统160可被装配于一块芯片上。该控制电路161向半导体集成电路162-1至162-n分别提供控制信号PG-1至PG-n。
图17显示了从控制电路161的点PI1、PI2和PIn提供的控制信号PG1、PG2.和PG-n的波形，而与传统的控制信号的波形进行对比。控制信号PG-1从控制电路161的点PI1被提供到半导体集成电路162-1的点PR1。该控制信号PG-1被驱动与内部时钟信号PQ-1同步。内部时钟信号PG-1的相位超前参考时钟信号的相位一段延迟时间(td1)，该段延迟时间对应于由控制电路161的点PI1和半导体集成电路162-1的点PR1之间线路造成的延时。控制信号PG-2从控制电路161的点PI2被提供到半导体集成电路162-2的点PR2。该控制信号PG-2被驱动并与内部时钟信号PQ-2同步。内部时钟信号PQ-2的相位超前参考时钟信号的相位一段延迟时间(td2)，该段延迟时间对应于由控制电路161的点PI2和半导体集成电路162-2的点PR2之间线路造成的延时。控制信号PG-n从控制电路161的点PIn被提供到半导体集成电路162-n的点PRN。该控制信号PG-n被驱动与内部时钟信号PQ-n同步。内部时钟信号PQ-n的相位超前参考时钟信号的相位一段延迟时间(tdn)，该段延迟时间对应于由控制电路161的点PIn和半导体集成电路161-n的点PRn之间线路造成的延时。
图18显示了该控制电路161的结构。该控制电路161包括多个相位调整电路181-1至181-n。该相位调整电路181-1至181-n分别输出内部时钟信号PQ-1至PQ-n。使用这些内部时钟信号PQ-1至PQ-n以定义提供控制信号PG-1至PG-n的定时。
每一个相位调整电路181-1至181-n具有与相位调整电路45相同的结构。相位调整电路181-1至181-n分别包括延时电路192-1至192-n。在考虑了由于控制电路161和半导体集成电路161-1至161-n之间的线路造成的延迟时间(td1)至(tdn)后，事先调整的延时量被设置于每一个延时电路192-1至192-n中。
一相位调整电路被提供用于图18所示的控制电路161中的每一个控制信号。另外，根据延时量多个控制信号被编组以使每一组可被提供有一个相位调整电路。
如上所述，驱动控制信号PG-1至PG-n以响应于内部信号PQ-1至PQ-n，从而使以早出一段相应于因线路造成的延时的延迟时间驱动该控制信号PG-1至PG-n。因而，控制信号PG-1至PG-n到达半导体集成电路162-1至162-n的时间能够基本上一致。不使时间一致，可以调整从控制电路中相应的相位调整电路输出的内部时钟信号，以便控制信号PG-1至PG-n能以一较早的时间到达离控制电路161较远的半导体集成电路。
当工作频率增加时，或公共时钟信号线和总线的电容和电阻增加时，希望减小边限(margin)。本发明已经解决了时钟定时的延时和信号传输的延时的问题，否则，由于边限的减小，该问题被认为是将来的一个更严重的问题。
根据本发明，即使在装配完半导体集成电路之后，也能通过过编程来调整对于每一个半导体集成电路的延时量。因而，有可能产生一个其相位超前于参考时钟信号的相位的内部时钟信号。另外，在半导体集成电路被装配于一个LSI中为一个模块之后，通过编程来调整每一个半导体集成电路的延时量，也可能产生一个其相位超前于参考时钟信号的相位的内部时钟信号。这样的结果是增加了每个半导体集成电路和每一个模块LSI的灵活性。
根据本发明的电路，即使为了使内部时钟信号的相位匹配于最滞后的块的相位而减少了缓冲器的大小，仍有可能通过相位调整电路使内部时钟信号的相位超前一段与延时量相应的时间。该相位调整使得有可能去除内部时钟信号的相位的延迟。结果，能够减少缓冲器中消耗的能量，从而获得低能耗的明显实际效果。
在不背离本发明的范围的精神的前提下，显然本领域的技术人员能够容易地作出各种其它的修改。因此，以下所附权利要求的范围并非意在限于以上作出的描述，而应对权利要求作广泛的解释。
权利要求
1.一种相位调整电路，包括一用于提供和一个参考时钟信号同步的内部时钟信号的电路；一用于将该内部时钟信号延时一段预定的延迟时间的延时电路；及一用于调整该参考时钟信号的相位和被延时了一段预定的延迟时间的内部时钟信号的相位之间的相差的调整部件。
2.一种根据权利要求1的相位调整电路，其中该调整部件调整相差以使该内部时钟信号的相位超前于该参考时钟信号的相位一段预定的延迟时间。
3.一种根据权利要求1的相位调整电路，还包括一用于根据延时控制信息编程地改变该预定延迟时间的延时控制电路。
4.一种根据权利要求1的相位调整电路，其中该延时控制信息包括用于定义该段预定延迟时间的精度的精度信息。
5.一种系统，包括一用于产生一个参考时钟信号和延时控制信息的第一电路，以及一用于与参考时钟信号同步工作的第二电路，该第二电路包括一用于提供一个与该参考时钟信号同步的同部时钟信号的电路；一用于将该内部时钟信号延时一段预定的延迟时间的延时电路；一种用于调整参考时钟信号的相位和被延时了一段预定的延迟时间的内部时钟信号的相位之间的相差的调整部件；及一用于根据该延时控制信息编程地改变该预定延迟时间的延时控制电路。
6.一种根据权利要求5的系统，其中该延时控制信息包括用于定义该预定延迟时间的精度的精度信息。
7.一种根据权利要求5的系统，其中该延时控制信息是从该系统外向该第一电路提供的。
8.一种根据权利要求5的系统，其中该延时控制电路包括一用于存储该延时控制信息的存储电路，该延时电路包括多个延时元件和多个用于控制在该多个延时元件中被串接的延时元件的个数的切换元件，多个切换元件中的每一个根据自该存储电路的输出而被接通或断开。
9.一种根据权利要求5的系统，其中该延时控制信息是一个预先确定位数的数字信号，该数字信号从该第一电路经一条延时控制线被时序地提供给第二电路。
10.一种根据权利要求5的系统，其中该预定延迟时间是根据由一条从第一电路延伸至第二电路的线路产生的第一延迟时间、由一条从第二电路延伸至第一电路的线路产生的第二延迟时间以及由一条第二电路内部的线路产生的第三延迟时间三者中至少一个确定的。
11.一种根据权利要求10的系统，其中该第二电路包括多个与内部时钟信号同步工作的单元，该内部时钟信号经一个延时元件被分配到多个单元中的每一个，该第三延迟时间是一段与被分配到该多个单元的内部时钟信号中被最长延时的内部时钟信号相应的延迟时间。
12.一种根据权利要求5的系统，其中该第二电路从该第一电路接收数据，用于定义该第二电路从该第一电路接收数据的定时输入同步信号的相位超前于参考时钟信号的相位。
13.一种根据权利要求5的系统，其中该第二电路从该第一电路接收第一数据，并且该第二电路向该第一电路输出第二数据，及独立地控制用于定义该第二电路从该第一电路接收第一数据的定时的输入同步信号的相位以及用于定义该第二电路向该第一电路输出第二数据的定时的输出同步信号的相位。
14.一种根据权利要求5的系统，其中该系统包括多个与参考时钟信号同步工作的第二电路，该延时控制信息是一个预先确定位数的数字信号，该数字信号经一条为多个第二电路所共用的延时控制线从该第一电路被时序地提供至多个第二电路中的每一个。
15.一种根据权利要求5的系统，其中该系统包括多个与参考时钟信号同步工作的第二电路，其中该第一电路向多个第二电路中的每一个提供一个控制信号，及该控制信号的相位超前于参考时钟信号的相位一段延迟时间，该段延迟时间与由一条该第一电路和多个第二电路中的每一个之间的线路产生的延时相对应。
16.一种相位调整方法，包括下面步骤(a)在安装完一个用于产生参考时钟信号的第一电路和一个用于与该参考时钟信号同步工作的第二电路之后确定一段延时量；及(b)根据该延时量调整参考时钟信号的相位和用于第二电路内部的内部时钟信号的相位之间的相差。
17.一种根据权利要求16的相位调整方法，其中步骤(b)包括下述步骤调整该相差以使内部时钟信号的相位超前于参考时钟信号的相位一段与该延时量相应的延迟时间。
18.一种根据权利要求16的相位调整方法，还包括根据延时控制信息改变该延时量的步骤。
19.一种根据权利要求18的相位调整方法，其中该延时控制信息包括用于定义该延时量的精度的精度信息。
20.一种根据权利要求16的相位调整方法，其中该延时量是根据由一条从第一电路延伸至第二电路的线路产生的第一延迟时间和由一条从第二电路延伸至第一电路的线路产生的第二延迟时间二者中至少一个确定的。
21.一种根据权利要求16的相位调整方法，其中该第二电路从该第一电路接收数据，该相位调整方法还包括下面步骤调整用于定义该第二电路从该第一电路接收数据的定时的输入同步信号的相位以使该输入同步信号的相位超前于该参考时钟信号的相位。
22.一种根据权利要求16的相位调整方法，其中该第二电路从该第一电路接收第一数据，并且该第二电路向该第一电路输出第二数据，该相位调整方法还包括下面步骤独立地控制用于定义第二电路从第一电路接收数据的定时的输入同步信号的相位及用于定义第二电路向第一电路输出数据的定时的输出同步信号的相位。
23.一种根据权利要求16的相位调整方法，其中安装了多个用于与参考时钟信号同步工作的第二电路，并且第一电路向多个第二电路中的每一个提供一个控制信号，该相位调整方法还包括下面步骤调整该控制信号的相位以使其超前参考时钟信号的相位一段与由一条第一电路和多条第二电路中的每一个之间的线路产生的延时相应的延迟时间。
全文摘要
一种相位调整电路，包括一用于提供与参考时钟信号同步的内部时钟信号的电路；一用于将内部时钟信号延时一段预定的延迟时间和延时电路；以及一用于调整参考时钟信号的相位和被延时了一段预定延迟时间的内部时钟信号的相位之间的相差的调整部件。
文档编号H03L7/08GK1153428SQ96120380
公开日1997年7月2日 申请日期1996年10月21日 优先权日1995年10月20日
发明者山内宽行 申请人:松下电器产业株式会社