专利名称：具有比特移位单元的数字滤波器的制作方法
技术领域：
本发明通常涉及到一种作为特殊应用硬件而设立在一个集成电路上的数字滤波器件，特别涉及到一种无限脉冲响应滤波器件，这种滤波器件响应具有有限周期删除的数字信号输出经过处理的信号。
在现有技术中，存在有多种途径去实现数字滤波。其中的一种途径就是作为特殊应用硬件建立一个数字滤波器。所述数字滤波器的硬件包括多个延时电路、多个加法器电路、多个乘法器电路和其它的一些电路。另外的一个途径就是利用通用计算机使用软件去实现数字滤波。再一种途径就是利用数字信号处理器去实现数字滤波。
在这些途径之中，作为硬件而建立所述数字滤波器的第一种途径允许减小处理时间并使能需要被执行的实时处理。由于这个原因，尽管在它一旦被建成以后就很难将附加功能和设计修改插入到所述数字滤波器的硬件之中，但是，作为硬件而建立所述数字滤波器被认为是具有很多优点的。
利用上述途径作为硬件而建立的数字滤波器适用于某些场合，在这种场合下，需要大量的具有高性能的和相同规格的滤波器。当作为一个硬件在所IC芯片上建立所述数字滤波器时，减少所述数字滤波器在所述IC芯片上的尺寸是非常重要的。
数字滤波器根据其脉冲响应被分类成有限脉冲响应(FIR)滤波器和无限脉冲响应(IIR)滤波器。所述IIR滤波器通常具有一个反馈线且通常被称之为递归数字滤波器。所述FIR滤波器没有所述反馈线且通常被称之为非递归数字滤波器。通常，从电路尺寸的角度来比较这两种滤波器时，在减小电路尺寸的情况下，更加容易构成所述IIR滤波器。当一个数字滤波器被建立在所述芯片上以作为在所述芯片上具有减小尺寸的整个滤波器电路的特殊应用硬件时，希望使用所述的IIR滤波器而不是使用所述的FIR滤波器。
因此，可以想象使用传统的FIR滤波器实现上述途径。但是，当传统的IIR滤波器被作为硬件而建立在所述芯片上时，可能会出现下面所述的问题。
当使用固定点表示的一个传统的IIR滤波器被作为所述硬件而建立在所述芯片上时，可能会发生所述滤波器滤波特性的下降。
图10示出了在传统的IIR滤波器中发生的这种问题。如图所示，由传统IIR滤波器滤波操作输出的实际结果不同于所述希望的滤波值，并且，实际结果和所希望的值之间的差异在阶次方面，这实在是太大了。在上述滤波器的情况下，当输入给所述滤波器的输入信号被仓促地设置为零并且输入信号的这种状态被持续保持时，那么，如图10所示，在实际结果和所须值之间的差值将会产生振荡。上述滤波器的这种问题通常被称之为有限周期。如果出现了有限周期这个问题，那么，所述数字滤波器的滤波特性就被认为是降低了。
另外，当传统的IIR数字滤波器被作为硬件而建立在所述IC芯片上时，包括在所述数字滤波器之内的乘法器和/或加法器使得在所述芯片上减小整个滤波器电路的尺寸变得非常困难。特别是，包括在所述传统数字滤波器中的乘法器的尺寸是很大的，并且，它使得在所述芯片上提供减小尺寸的整个滤波器电路变得非常困难。
另外，当需要进行某些设计修改以增加或减少由所述传统IIR数字滤波器处理的数字信号的比特的数量时，就必须根据诸如乘法器、加法器和寄存器的每一个数量元件完全改变所述数字滤波器电路的设计或分布模式。由于需要大量的处理时间，所以，实现传统的IIR数字滤波器的设计修改是非常困难的。
本发明的一个目的就是要提供一种改进的数字滤波器，在这种数字滤波器中，上述问题可以得到克服。
本发明的另外一个目的就是要提供一种数字滤波器，它可以避免在传统的数字滤波器中发生的有限周期，并且可以有效地减小所述整个滤波器电路的尺寸，所述数字滤波器的电路元件被作为特殊应用硬件而建立在所述芯片上。
本发明还有一个目的就是要提供一种数字滤波器，通过减少作为硬件而设置在所述芯片上的电路元件的数量，这种数字滤波器提供了减小了尺寸的整个数字滤波器。
本发明的再一个目的就是要提供一种数字滤波器，这种数字滤波器允许进行设计修改，以利用减少了的处理时间很容易地增加或减少在所述数字滤波器中一个数字信号比特的数量。
本发明的上述目的是通过一个数字滤波器实现的。该滤波器包括一个加法器；一个连接到所述加法器上的延时器；至少一个其一端连接到所述延时器的输出端、而另一端连接到所述加法器的输入端的反馈线；用于产生输入给一个符号反向单元的数字信号相反值的一个符号反向单元；和一个用于产生以2-n的形式存在的数的乘法操作结果的比特移位单元，其中，n是一个非负数的整数并且是输入给所述比特移位单元的数字信号的值，所述比特移位单元产生一个输出信号，用于表示在所述数字信号中向右移位n个比特的操作结果和截去所述数字信号的n个最低有效比特的操作结果。
本发明的上述目的是通过一个数字滤波器实现的，该数字滤波器包括多个单元滤波器电路，用于产生表示对一个数字信号各个比特进行滤波操作的结果的输出信号，其中，所述多个单元滤波器中的每一个用于所述数字信号的多个比特的一个并且包括一个单元加法器；一个连接到所述单元加法器上的单元寄存器；至少一个其一端连接到所述单元寄存器的输出端、而另一端连接到所述单元加法器的输入端的反馈线；和一个用于产生以2-n的形式存在的数乘法操作结果的比特移位单元，其中，n是一个非负数的整数并且是在所述比特移位单元一个输入端处的数字信号值，所述比特移位单元产生一个输出信号，用于表示在所述数字信号中向右移位n个比特的操作结果和截去所述数字信号的n个最低有效比特的操作结果。
本发明的所述数字滤波器包括一个比特移位单元，该单元产生在所述数字信号中右移n个比特的乘法操作结果和截去所述数字信号的n个最低有效比特的操作结果。本发明删除了在传统的数字滤波器中使用的乘法器。对于本发明来讲，可以避免在传统数字滤波器中产生的有限周期和有效减少作为特殊应用硬件而设置在所述芯片上的所述整个滤波器的尺寸。
本发明的数字滤波器包括一个符号反向单元，用于产生一个数字信号的符号相反的值，以作为相对于所述数字信号所述值的一个的补码，以便删除在传统数字滤波器中使用的一个符号反向器。对于本发明来讲，可以通过减少作为特殊应用硬件而设置在所述芯片上的电路元件的数量来减少整个滤波器的尺寸。
本发明的数字滤波器包括多个单元滤波器电路，用于产生输出信号，所述输出信号用于表示对一个数字信号的各个比特进行滤波操作的结果。本发明可以使用减少了的处理时间很容易地执行一次设计修改，其用于增加或减少被所述数字滤波器处理的所述数字信号的比特的数量。
通过下面结合附图的详细描述，本发明的其它目的、特性和优点将变得更加明显。其中图1A、1B和1C的简图示出了应用了本发明的一个数字滤波器的2-n系数单元；图2的电路图是图1所示2-n系数单元的一个例子；图3A、3B和3C的方框图示出了本发明一个实施例中的无限脉冲响应(IIR)滤波器；图4A和4B的波形曲线用于解释在图3A、3B和3C中的IIR滤波器的操作的例子；图5A、5B的波形曲线用于解释在图3A、3B和3C中的IIR滤波器的操作的另一个例子；图6的方框图示出了传统的数字滤波器的反相器；图7A、7B和7C的简图示出了一个IIR滤波器的反向和乘法单元；图8的方框图示出了根据本发明另一个实施例的IIR滤波器；图9A和9B的方框图示出了图8中所述IIR滤波器的多个单元滤波电路；和图10的波形曲线用于解释在传统IIR滤波器中发生的有限周期。
下面将结合附图给出对本发明最佳实施例的描述。
图3A示出了在本发明一个实施例中的无限脉冲响应(IIR)滤波器。参看图3A，所述IIR滤波器包括一个输入端、一个输出端、至少一个反馈线、一个加法器12、一个单元延时器14、一个2-6系数单元16、一个2-9系数单元18。
在当前的实施例中，提供了用于将所述单元延时器14的一个输出端连接到所述加法器12的一个输入端上的三个反馈线；第一反馈线71、第二反馈线72和第三反馈线73。在第一反馈线71上没有提供任何电路元件。通过把所述系数单元16的输入端连接到所述单元延时器14的输出端和把所述系数单元16的输出端连接到所述加法器12的输入端，在所述第二反馈线72上提供了2-6系数单元16。通过把所述系数单元18的输入端连接到所述单元延时器14的输出端和把所述系数单元18的输出端连接到所述加法器12的输入端，在所述第三反馈线上提供了2-9系数单元。
输入端处的输入信号IN被提供给加法器12。在延时器14的输出端产生输出信号OUT，且该输出信号OUT被提供给输出端。另外，单元延时器14输出端处的输出信号OUT被经过第一反馈线71提供给加法器12，并利用加法器12加到所述输入信号IN上。进而，所述单元延时器14的输出端处的输出信号被系数单元16乘以2-6，并通过第二反馈线72提供给加法器12。利用加法器12从输入信号IN中减去在系数单元16输出端处所产生的信号。进而，在所述单元延时器14输出端处的输出信号被系数单元18乘以2-9，并通过所述第三反馈线73提供给加法器12。利用加法器12从输入信号IN中减去在系数单元18输出端处所产生的信号。由此，在加法器12的输出端处产生上述加法和减法的结果，并且所述信号被通过所述单元延时器14提供给所述输出端。在单元延时器14输出端处产生的信号就是在输出端处的输出信号OUT。
图3A所示的IIR滤波器提供了通过使用固定点表示对所述信号进行滤波操作的结果，以便提供减小了尺寸的作为特殊应用硬件而设置的整个滤波器电路。
通常，在一个数字滤波器中，执行一个数字滤波器传输函数的多个系数中的一个系数和一个数字信号相乘的算术运算。在本发明的数字滤波器中，传输函数多个系数中的每一个系数以2-n或-2-n的形式的数表示，其中，n是非负数的整数(0、+1、+2、…)。在本发明中，传输函数的多个系数中的一个系数和数字信号值的乘法算术运算是通过所述数字信号的比特移位执行的。
例如，在图3的IIR数字滤波器中，2-6表示传输函数的多个系数中的一个系数，2-6和数字信号值的乘法运算是通过2-6系数单元16执行的，这将在下面进行描述。
图1A示出了在图3中的2-6系数单元16。在当前的实施例中，2-6系数单元16是由一个比特移位单元构成的，该比特移位单元执行将输入给所述比特移位单元的数字信号右移6个比特的算术运算。传输函数的系数“1/64”是由2-6表示的。
图1B的简图示出了与在图1A中的2-6系数单元16相应的比特移位单元。如图1B所示，比特移位单元的图用“6-比特向右移位器”标注。
图1C示出了在一个输入寄存器10的多个输出端和一个输出寄存器20的多个输入端之间一组的连线，这组连线实现了图1B中的比特移位单元。在图1C中，输入寄存器10和输出寄存器20是被外部连接到所述比特移位单元的输入和输出端上的外部电路。
如图1C所示，用于一个输入信号最高值有效位的来自所述输入寄存器10输出端的连线被连接到所述输出寄存器20的六个输入端中的每一个上，以用于输出信号的6个最高有效位，这些连线还在6-比特右移后的位置处被连接到所述输出寄存器20的下一个输入端上。来自所述输入寄存器10其它输出端的连线被分别连接到与6比特移位后的位置相应的所述输出寄存器20的所述输入端上。
图2示出了在某种情况下在所述输入寄存器10的多个输出端和所述输出寄存器20之间的连线，在这种情况下，由所述2-6系数单元16处理的数字信号由24个比特组成，图3中的所述2-6系数单元16是使用图2中的所述连线构成的。
参看图2，用于实现2-6系数单元16的6-比特向右移位器单元是使用一组连线构成的。传输函数的系数1/64和24-比特数字信号值相乘的算术运算是通过在所述数字信号中向右移位6个比特执行的。
在上述图2中的比特移位器单元执行24比特数字信号6比特右移的算术运算，并提供系数1/64和数字信号值相乘的算术运算的结果。如图2所示，在输入寄存器10(在图2中用阴影线表示)的输出端“b0”到“b5”处的所述数字信号的6个最低有效位被截去。这些比特被从乘法运算的结果中删除或截去。所述输入寄存器10的输出端“b23”处的数字信号的最高有效比特被装载到所述输出寄存器20相应输出端处输出信号的6个最高有效比特内，并且，它还被装载到与6个比特右移后位置相应的所述输出寄存器20的输出端处所述输出信号的下一个比特上。另外，输入寄存器10的其它端“b22”到“b6”处的数字信号的其它比特被装载到所述输出寄存器20相应输出端处所述输出信号的6个比特右移后的比特上。
根据上述的比特移位单元，执行所述传输函数的系数1/64和24比特数字信号的乘法运算的算术运算，并且，表示所述乘法运算结果的输出信号被传送给输出寄存器20。从所述输入寄存器10的输出端“b0”到“b5”输出给上述比特移位单元的数字信号的6个最低有效比特被截去。
图2所示的比特移位单元的实施例表示了这样一种情况，即所述2-6系数单元16处理24比特数字信号。类似的，通过使用如图2所示的一组连线可以构成根据本发明的用于2-n系数单元(例如，图3A中的2-9系数单元18)情况下的比特移位单元，其中，n是一个非负数的整数。用于所述2-n系数单元的比特移位单元提供一个输出信号，用于表示以2-n为基础的乘法的算术运算的结果，以作为多个传输函数系数和所述数字信号值的一个。输入给所述比特移位单元的数字信号的n个最低有效比特被截去。
图3中的IIR滤波器包括反馈线51、52和53。通常，当具有至少一个反馈线的传统IIR滤波器使用固定点表示提供一个数字信号滤波操作的结果时，如在前面结合图10所描述的，可能会出现有限周期的问题。但是，由于本发明的IIR滤波器包括上述比特移位单元，所以，它可以删除所述的有限周期的问题。这将在下面加以描述。
为简单起见，这里假设由本发明的数字滤波器处理的数字信号表示一个整数值。如果所述的IIR滤波器利用固定点表示提供数字信号滤波操作的结果，那么，这个假设是正确的。
图4A和4B示出了在图3A、3B和3C中IIR滤波器的操作例子。
在图4A和4B的IIR滤波器的操作过程中，在时间T1，所述IIR滤波器的输出信号OUT是一个正数和输入给所述IIR滤波器的输入信号IN被设置为零。如果输入信号IN的零状态被持续保持下去，那么，输出信号OUT的值将逐渐减小。在图4B中这个周期由一个箭头I表示。
当输出信号OUT的值低于512(＝29)时，在2-9系数单元18的输出端处产生表示零的输出信号。用于2-9系数单元18的比特移位单元提供表示2-9和输入信号值相乘的乘法运算结果的输出信号，和所述输入信号的9个最低的有效位被截去。此时，可以忽略经过三个反馈线的信号。
接着，当所述输出信号的值低于512时，图3A中的IIR滤波器等效于图3B中所示的一个IIR滤波器。所述输出信号OUT的值从512进一步减小。在图4中，这个周期由箭头II表示。
当输出信号OUT的值低于64(＝26)时，在2-6系数单元16输出端处产生表示零的输出信号。用于2-6系数单元16的比特移位单元提供一个输出信号，用于表示2-6和输入信号值乘法运算的结果，并且，输入信号的6个最低有效比特被截去。此时，可以忽略经过第二反馈线的信号。
接着，当输出信号OUT的值低于64时，图3B中的IIR滤波器等效于图3C中的IIR滤波器。输出信号OUT的值最终等于63(＝64-1)，和在此以后，输出信号OUT的这个状态被持续保持下去。在图4B中这个周期由箭头III表示。
图5A和5B示出了图3A、3B和3C中所述IIR滤波器的另外的例子。
在图5A和5B中IIR滤波器的操作过程中，在时间T1，所述IIR滤波器的输出信号OUT是一个负值和输入给所述IIR滤波器的输入信号被置零。如果输入信号IN的零状态被持续保持下去，那么，输出信号OUT的值将逐渐增加到零。输出信号OUT的绝对值逐渐减小。在图5B中这个周期用箭头I表示。
在周期I期间，输出信号OUT的负值总是由2的补码表示。当输出信号OUT的绝对值减小但不等于零时，不仅在2-6系数单元16的输出端处产生表示非零值的一个输出信号，而且，在2-9系数单元18的输出端处产生表示非零值的一个输出信号。如果输出信号OUT的绝对值低于某个值，那么，由于当执行输入信号的比特移位时，输入信号的某些最低有效比特被截去，所以，2-6系数单元16和2-9系数单元18输出具有所有比特为“1”的信号。由于相对于输入信号值“-1”，输出信号是由2的补码表示的，所以，利用2-6系数单元16的2-9系数单元18的比特移位单元产生具有所有比特都为“1”的输出信号。
当输出信号OUT的值等于零时，在2-6系数单元16和2-9系数单元18的输出端处产生表示零的输出信号，此后，输出信号的零状态被持续保持下去。在图5B中，这个周期用箭头II表示。
因此，当前的实施例克服了有限周期的问题。但是，当输出信号OUT的值在时间T1为正值并大约为64时，在图4的周期III期间内，作为滤波操作的误差，将在IIR滤波器的输入和输出端之间最终产生直流偏移。
通过在从外部连接到本发明IIR滤波器的外部模拟电路中提供一个DC偏移截止电路可以很容易地克服这个DC偏移。所述的DC偏移截止电路例如是一个与所述IIR滤波器串联连接的电容器。
在上述的例子中，考虑了当在时间T1将输入给所述IIR滤波器的输入信号IN设置为零且这个输入信号的零状态被持续保持下去时所述IIR滤波器的操作。但是，即使在时间T1将输入信号IN设置为非零值时时，虽然在所述IIR滤波器的输入和输出之间也可能发生作为滤波操作错误的DC偏移，但是，本发明的IIR滤波器仍以类似的方式工作，从而克服了有限周期的问题。
在上述的实施例中，利用一个比特移位单元取代了在传统IIR滤波器中使用的乘法器。如上所述，通过使用本发明的比特移位单元克服了在传统IIR滤波器中发生的有限周期的问题。所述比特移位单元通过在数字信号中右移n个比特和截去所述数字信号的n个最低有效比特产生乘法运算结果。通过使用如图1C所示的多个连线构成所述的比特移位单元。
因此，本发明可以避免在传统滤波器中发生的有限周期的问题并有效的减少作为特殊应用硬件而设置在所述芯片上的整个滤波器电路的尺寸。另外，本实施例减少了在作为特殊应用硬件而在所述芯片上设置数字滤波器时的处理时间。
参看图3A，本实施例的IIR滤波器包括一个符号反向单元，该单元在所述符号反向单元的一个输入端处产生一个符号相反的值。例如，本实施例的IIR滤波器包括一个符号反向单元，该单元在所述2-6系数单元16的输出端提供一个数字信号的相反值。
在当前的实施例中，所述IIR滤波器传输函数多个系数中的每一个都是以2-n或-2-n这处形式的数表示的。当前实施例的IIR滤波器使用固定点表示产生数字信号的滤波操作结果。
图6示出了在传统的IIR滤波器中使用的传统的符号反向单元。
如图6所示，传统的符号反向单元包括反相器22和具有输入端被连接到所述反相器22的输出端上的加法器24。在传统的符号反向单元中，反相器22产生表示与在该反相器22输入端处数字信号“INPUT”的各个值相反的多个比特信号。加法器24另以输入端处的值“1”被加到反相器22输出的比特信号上。由此，在加法器24的输出端处产生表示输入信号相反符号值的输出信号“OUTPUT”。传统的符号反向单元产生作为输入信号INPUT的值的补码的输出信号OUTPUP。
相反，本实施例的符号反向单元产生作为相对于所述输入信号的值的补码的输出信号。在图3的IIR滤波器中，2-6系数单元16和符号反向单元被包括在一个单元之中，以用做一个-2-6系数单元，该单元示于图7A。
参看图7A，-2-6系数单元产生一个输出信号“OUTPUT”，用于表示负值“-1/64”(＝-2-6)和一个输入信号的值“INPUT”乘法运算的结果。即，利用在图7A中的所述-2-6系数单元执行在-2-6和输入信号值之间的乘法运算和将所述乘法的结果符号反向。
为了构成图7所示的一个-2-6系数单元，可以想象将一个包括反相器22和加法器24的常规符号反向单元(图6)连接到一个6比特右移单元26上，如图7B所示。在这个-2-6系数单元中，执行在2-6和所述数字信号值之间的乘法运算和所述乘法运算结果的反向。所述6-比特右移单元26使用多个连线构成，如图1C和图2所示。
所述6-比特右移单元26产生一个输出信号OUTPUT，该信号表示通过在所述数字信号内的6个比特的右移而在加法器的输出端获得的2-6和所述数字信号的符号相反值的乘法的结果。但是，如上所述，所述6-比特右移单元26截去数字信号的6个最低有效比特。即在加法器24输入端处被加到反相器22输出信号最低有效位上的值“1”也被所述6-比特右移单元26截去。因此，为了利用符号相反单元和比特移位单元构成图7所示的-2-6系数单元，就不必再包括图7所示的加法器24。
图7C示出了一个由本实施例的IIR滤波器使用的所述-2-6系数单元的结构。如图7C所示，使用所述滤波器22和被直接串联的6-比特右移单元26构成了所述-2-6系数单元。由于上述原因，图7B中的加法器不被包括在图7C所示的-2-6系数单元中。
所述图7C中的-2-6系数单元在反相器22的输出端产生2-6和一个数字信号符号相反值相乘的运算结果。在本实施例的-2-6系数单元中，反相器22产生表示在该反相器22的一个输入端处的数字信号“INPUT”各个比特相反值的多个比特信号。表示所述输入信号“INPUP”相反符号值的中间数字信号值被提供给6-比特右移单元26。6-比特右移单元26通过右移所述数字信号的6个比特在反相器22的输出端处产生输出信号OUTPUT。
由于值“1”没有被加到反相器22输出的中间数字信号上，所以，本实施例的符号相反单元(反相器22)产生相对于输入信号INPUT的1的补码。但是，由于6-比特右移单元26截去所述中间数字信号的6个最低有效比特，所以，本实施例的-2-6系数单元产生一个输出信号OUTPUT，该信号与由所述输入信号INPUT的符号相反值的2的补码表示的信号相同。
在上述的实施例中，符号相反单元产生一个数字信号，做为所述数字信号值的1的补码。取消了在常规数字滤波器的符号相反单元(图6)中使用的加法器24。因此，本发明可以通过减少作为特殊硬件而设置在所述芯片上电路元件的数量来减少整个滤波器的尺寸。
下面将结合附图8、9A和9B来描述本发明另一个实施例的IIR滤波器。
如上所述，当需要进行设计修改，以增加或减少由常规IIR数字滤波器进行处理的数字信号的比特的数量时，必须对诸如乘法器、加法器和寄存器等的电路元件中的每一个的设计或设计模式进行修改。由于需要大量的处理时间，所以，对于实现常规IIR数字滤波器的设计修改是非常困难的。
本发明的IIR滤波器允许通过构成一个具有多个用于由滤波器处理的数字信号相应比特的多个单元滤波电路的IIR滤波器而不是用于滤波器相应函数的的多个电路元件使得上述的设计修改变得容易。
图8示出了一个本发明当前实施例中的一个第二阶IIR滤波器，该IIR滤波器包括一个输入端、一个输出端、至少一个反馈线、一个加法器32、一个延时器34、一个2-6系数单元36、一个加法器38、一个延时器40、和一个-2-7系数单元。
在本实施例中，提供了三个反馈线第一反馈线81、第二反馈线82和第三反馈线83。第一反馈线81的一端被连接到加法器32的一个输入端，它的另一端被连接到延时器34的输出端，并且在第一反馈线81上不提供任何电路元件。第二反馈线82的一端被连接到加法器38的一个输入端，其另一端被连接到延时器40的输出端，并且，在第二反馈线82上不提供任何电路元件。第三反馈线83的一端被连接到延时器40的输出端，其另一端被连接到加法器38的输入端，它的再一端被连接到加法器32的输入端。
通过将系数单元42的一个输入端连接到延时单元40的输出端和将该系数单元42的输出端连接到加法器38的输入端和加法器32的输入端，在第三反馈线83上提供了所述-2-7系数单元。
在图8所示的IIR滤波器中，延时器34输出端处的数字信号被反馈给加法器32的所述输入端，以应做在第一反馈线81上的反馈信号p，和延时器40输出端处的数字信号被反馈给加法器38的所述输入端，以用做在第二反馈线上的反馈信号q。另外，利用所述的-2-7系数单元42将所述延时器40输出端处的数字信号乘以负值“-1/128”(＝-2-7)，和将系数单元42输出端处产生的信号反馈给加法器32和加法器38的输入端；以用做在第三反馈线83上的反馈信号r。
如上所述，通过使用被配置成用于由所述滤波器进行处理的数字信号各个比特的多个单元滤波电路构成了图8所示的IIR滤波器，每一个单元滤波电路被用于所述数字信号多个比特中的一个。
图9A和9B示出了图8中所述IIR滤波器中的多个单元滤波电路。
如图9A所示，用于数字信号多个比特中一个的所述多个单元滤波电路中的一个包括一个选择器52、单元加法器54、单元寄存器56、选择器58、单元加法器60、单元寄存器62、和单元反相器64。在图9A中，用于2-6系数单元36的6比特右移单元被设置在单元寄存器56的输出端和选择器58的输入端之间，和用于-2-7系数单元42的7比特右移单元被连接到单元反相器64的一个输出端上。这些比特移位单元中的每一个都是通过使用多个连线构成的，这些连线与图2所示的类似，并且，由此构成的比特移位单元与所述单元滤波电路彼此相隔离。图9B示出了图8所示IIR滤波器在某种情况下的结构，在这种情况下，由所述IIR滤波器处理的数字信号由24个比特组成。图8所示2-6系数单元36和-2-7系数单元42中的每一个都是通过使用图2所示的连线构成的。
如图9B所示，本实施例的IIR滤波器包括多个单元滤波电路“90(b0)”到“90(b23)”，这些单元滤波电路被用于数字信号的相应比特，每个单元滤波电路被用于数字信号24比特中的一个。为方便起见，90(b0)到90(b23)的大多数单元移位电路是由图8中一侧加重裢线形成的矩形框表示。输入信号IN的相应比特被提供给单元滤波器的相应输入端，并且，在所述单元滤波器相应输出端处产生输出信号的相应比特。
为简单起见，下面给出仅对输入信号的最高有效比特进行处理的单元滤波电路90(b23)结构的描述，以作为本发明IIR滤波器单元滤波电路的典型例子。
参看图9B，所述单元滤波电路90(b23)包括选择器52、单元加法器54、单元寄存器56、选择器58、单元加法器60、单元寄存器62和单元反相器64。
在单元滤波电路90(b23)中，单元加法器54对输入信号IN的比特(b23)进行处理，而在图8中该信号的所有比特都是由加法器32进行处理的。单元加法器60对所述输入信号IN的比特(b23)进行处理，而在图8中，该信号的所有比特都是由加法器38进行处理的。单元寄存器56对所述输入信号IN的比特(b23)进行处理，而在图8中，该信号的所有比特都是由延时器34进行处理的。单元寄存器62对所述输入信号IN的比特(b23)进行处理，而在图8中，该信号的所有比特都是由延时器40进行处理的。
单元滤波电路90(b23)的单元寄存器56的输出端通过一个连线被连接到在单元滤波电路90(b17)内的选择器58的输入端上。在单元滤波电路90(b23)内的选择器58的输入端(A)和在单元滤波电路90(b22)到90(b17)内的选择器58的相应输入端(A)被通过一个连线彼此相互连接。利用连线在单元滤波电路90(b23)中构成了用于图8所示的2-6系数单元36的6比特右移单元的相应部分。这个比特移位单元通过右移数字信号中的6个比特产生一个输出，用于表示所述乘法的结果。
单元滤波电路90(b23)的单元反相器64的输出端通过连线被连接到在单元滤波电路90(b16)中的选择器52的输入端(B)和选择器58的输入端(b)中的每一个上。所述单元反相器64对应于图8中用于-2-7系数单元42的符号反向单元。在单元滤波电路90(b23)中的选择器52的输入端(B)和选择器58的输入端(B)和在单元滤波电路90(b22)到90(b16)中的选择器52的相应输入端(B)和选择器58的相应输入端(B)通过连线彼此互相连接。利用连线在单元滤波电路90(b23)中构成了用于图8所示-2-7系数单元42的7-比特右移单元的相应部分。这个比特右移单元产生表示在所述数字信号中右移7个比特所进行乘法运算结果的输出信号。由所述单元寄存器56提供给所述单元加法器54并在所述单元滤波电路90(b23)的第一反馈线81上的反馈信号对应于图8中所述第一反馈线81上的所述反馈信号p的一个比特。由单元寄存器62提供给单元加法器60并在所述滤波电路90(b23)的第二反馈线82上的反馈信号对应于图8中第二反馈线82上的反馈信号。由单元反相器64通过比特移位单元提供给选择器52和选择器58中每一个并在所述滤波电路90(b23)的第三反馈线83上的反馈信号对应于图8中第三反馈线上的反馈信号r的一个比特。
在最佳实施例中，选择器52通过时分控制将在选择器52输入端AB好处的两个比特信号中的一个提供给单元寄存器54。因此，通过时分控制，利用单元加法器54执行在输入信号IN和来自第一反馈线81的信号之间的加法和在来自反馈线83的信号和和来自反馈线81的信号之间的加法中的一个加法。另外，选择器58利用时分控制将在选择器58的输入端A和B处的两比特输入信号中的一个提供给单元加法器60。利用这种时分控制，单元寄存器60执行在来自6比特右移单元的信号和来自第二反馈线82的信号之间的加法和在来自7比特右移单元的信号和来自第二反馈线的信号之间的加法中的一个。
在不使用时分控制同时执行上述加法操作的情况下，使用具有三个输入端的单元加法器，而不使用单元加法器54和60。在这种情况下，单元滤波电路90(b23)不需要选择器52和选择器58。在最佳实施例中，在图9A和图9B中未示出的附加连线被提供在单元滤波电路之间。这些连线被用于传送来自单元加法器54和60的“carry”(执行)信号。
图8中本实施例的IIR滤波器是使用提供给所述数字信号的相应比特的多个单元滤波电路、提供给比特移位单元的多个连线、和用于传送所述执行信号的上述附加连线构成的。在上述实施例中，所述数字滤波器包括多个单元滤波电路，用于产生表示由所述滤波器进行处理的数字信号的相应比特滤波处理的结果的输出信号。由于通过改变连线的布置可以很容易地增加或减少包括在数字滤波器中单元滤波电路的数量，所以本发明可以很容易地利用减少了的处理时间执行设计修改，以增加或减少需要被处理的数字信号的比特的数量。
另外，当所述数字滤波器的电路元件被建立在作为硬件的所述IC芯片上时，可以通过有规则的重复单元滤波电路的模式建立整个滤波电路的布局。本发明可以很容易在所述芯上建立整个滤波电路的布局。另外，在当前的实施例中，可以很容易地减少数字滤波器在所述芯片上的区域。
再有，本发明不受限于上述的实施例，和在不脱离本发明范围的情况下可以作出某些变化和修改。
权利要求
1.一种数字滤波器，包括一个加法器；一个连接到所述加法器的延时器；一端连接到所述延时器的输出端、另一端连接到所述加法器的输入端的至少一个反馈线；符号相反单元，用于产生与该符号相反单元的一个输入端处的一个数字信号的符号相反的值；和一个比特移位单元，用于产生以2-n形式的数为基础的乘法运算结果，其中，n是一个非负数整数，并是一个在所述比特移位单元头发输入端处的数字信号值，所以比特移位单元产生一个输出，用于表示通过在所述数字信号中右移n个比特和截去所述数字信号中n个最低有效比特所进行运算的结果。
2.如权利要求1所述的装置，其中，所述的符号相反单元在所述的符号反向单元的输入端产生相对于所述的数字信号是1的补码。
3.如权利要求1所述的装置，其中，所述的比特右移单元包括与在所述的比特右移单元所述输入端处的数字信号的相应比特相对应的多个连线。
4.如权利要求1所述的装置，其中，所述的符号反向单元具有一个连接到所述比特特右移单元一个输入端的一个输出，和所述的比特右移单元具有一个连接到所述加法器一个输入端的输出。
5.如权利要求1所述的装置，其中，所述的数字滤波器传输函数的多个系数中的每一个以2-n或-2-n表示。
6.如权利要求1所述的装置，其中，所述的数字滤波器使用固定点表示来产生一个数字信号的滤波结果。
7.一种数字滤波器，包括多个单元滤波电路，用于产生一个输出信号，该输出信号表示一个数字信号各个比特滤波操作的结果，其中，每个单元滤波电路被用于所述的数字信号的多个比特中的一个，和包括一个单元加法器、一个连接到所述单元加法器上的单元寄存器、和至少一个一端连接到所述单元寄存器的输出端、另一端连接到所述单元加法器的输入端的反馈线；和比特移位单元，用于以2-n形式产生乘法运算的结果，其中，n是非负数整数并是在所述比特移位单元一个输入端处的数字信号的值，所述的比特移位单元产生一个输出信号，用于表示通过在数字信号中右移n个比特和截去所述数字信号的n个最低有效比特所进行的操作结果。
8.如权利要求7所述的装置，其中，所述数字滤波器传输函数的每个系数以2-n或-2-n表示。
9.如权利要求7所述的装置，其中，所述数字滤波器使用固定点表示产生所述数字信号的滤波操作结果。
10.如权利要求7所述的装置，还包括一个符号反向单元，用于产生与所述的符号反向单元的一个输入端处的数字信号符号相反的值。
11.如权利要求10所述的装置，其中，所述的符号反向单元产生一个相对于所述的数字信号的1的补码。
12.如权利要求7所述的装置，其中，所述的比特移位单元包括多个与在所述的比特移位单元的输入端处的数字信号的各个比特相对应的连线。
全文摘要
一种数字滤波器包括一个加法器、一个连接到所述加法器上的延时器、至少一个其一端连接到所述延时器的输出端、另一端连接到所述加法器的一个输入端的反馈线。一个符号反向单元产生一个与在所述符号反向单元的输入端处的数字信号的值相反的值。一个比特移位单元产生以文档编号H03H17/04GK1158515SQ96121089
公开日1997年9月3日 申请日期1996年10月12日 优先权日1995年10月13日
发明者石端尚正 申请人:株式会社理光