专利名称：数据的防差错传输和接收方法以及传输数据的传输系统的制作方法
技术领域：
本发明涉及数据的防差错传输方法、数据的防差错接收方法、传输数据的传输系统以及这种系统的传输部分和接收部分。
Plenum Press New York于1981年出版的G.C.Clark和J.B.Cain所写的书“Error cowection coding for digital communications(数字通信的纠错编码)”的8.5和8.3.2节描述了这种方法和系统。
该被引用的书描述了被用来减少干扰的系统。这是利用扩展频谱技术来实现的，这种技术极大地扩大了相对于数据率的发射频谱。认为扩展频谱将迫使干扰机在比未扩展频谱所需的带宽宽得多的带宽范围內展开其功率。
抗干扰系统以不同频率连续地调制信息。频率作为时间的函数从一个频道跳到另一个频道。为了对付干扰信道，在调制之前用纠错码编码信息。此外，还交错被编码的信息相对于数据项在纠错码中的彼此接续的顺序改变对它们进行调制的时间顺序。在现有技术中，交错的作用是增强抗干扰系统抵抗在短期内干扰全频信道的脉冲的能力。
所述系统对可用频率的利用率不高。如在G.C.Clark和j.B.Cain所写的书中所描述的，所述系统迫使干扰机在宽得多的带宽范围內展开其功率，因此对于抗干扰是必不可少的。
本发明的主要目的是将伪随机交错应用于较有效地利用可用频率的应用。
本发明的另一目的是提供能够顽强抵抗因多径传输造成的衰落和有效地利用可用频率的多信道广播。
本发明提供了数据防差错传输的方法，该方法由包括以下步骤的基本周期组成—用纠错码将数据编码成为数据项的逻辑顺序，该纠错码纠正在该逻辑顺序中彼此隔开的差错的能力强于纠正在该逻辑顺序中成串地出现的差错的能力；—产生由若干同时有效的受调频道组成的信号；—从这些频道中为每一特定数据项选择具有特定频率位置的一特定频道，该特定频率位置是该特定数据项在逻辑顺序中的逻辑位置的伪随机函数；—至少根据一个数据项对每一频道进行调制，至少根据该特定数据项对该特定频道进行调制；—发送该信号。由于在若干频道中同时传送信息，所以有效地利用了可用频率。本发明解决了具有多径传输缺点，而不是受到干扰的传输信道的问题。在无线广播的情况下，例如由于建筑物造成的辐射的反射，除电磁辐射的直接传输外还会出现例如间接传输。已经发现这种间接传输经常使各个频道的可接收性发生变化。此外，还发现这种变化经常是周期性的，即作为频率的函数在若干个信道之后重新出现。再现周期随接收条件而定，一般来说，不能够对其进行预测。
伪随机交错的使用防止了多径传输造成长到不能够被纠正的突发差错。
本发明的方法具有包括以下步骤的一实施例—按照数据项的第一顺序将数据项写入各个存储单元，在进行编码期间可以按照该第一顺序获得数据项；—按照数据项的第二顺序从各个存储单元读出数据项，根据所述伪随机函数需要按照该第二顺序获得数据项以便进行调制；该方法包括执行所述基本周期的逐个变形，在每一变形中，数据项的逻辑顺序和信号分别是一系列逻辑顺序中相应的一个和一系列被连续地发送的信号中相应的一个，在每一特定变形中按照相应的存储单元的第三顺序执行数据项的所述写入，一旦读出基本周期的前一变形的数据项就能够得到这些存储单元，从而根据伪随机函数就相对于在前一变形中的相应的第三顺序置换了在该特定变形中的所述相应的第三顺序。因此，通过把数据项写入存储器、然后以不同的顺序从中读出这些数据项就完成了交错。然后在所有其它存储单元已被读出之前把新数据写入被读出腾空的存储单元，这样就能够节省存储器空间。关于单调上升地址序列请参看例如US5151976。但是，本发明根据伪随机序列将这一操作应用于写入。尽管这种伪随机序列要比单调序列复杂得多，但已发现利用随机序列在读出之后进行直接写入尤其可被用于进行交错。
在本发明的方法的一实施例中，按照单调升序或降序和按照该升或降序的伪随机函数交替地选择存储器地址。通过按照交替的方式只使用两个不同的地址序列就简化了交错。
在本发明的一实施例中，按照满足以下公式的线性同余序列计算地址Xn＋1＝(aXn＋C)modMn是在第二顺序中特定数据项的位置，Xn是从中读出该特定数据项的地址，M是可选存储单元的数目，a和c分别是对于基本周期的每一变形都不相同的乘数和被加数。线性同余序列的乘数a和被加数c的选择将使c相对于M是互素的、a－1是M的所有素数乘数的倍数、以及当M是4的信数时a－1是4的倍数。这样就提供了产生地址的简单方法。特别是已发现当不同变形所使用的所有“a”使(a－1)的平方可被M除尽时，就保证了总是能够按照这一公式产生读出已按照读出前一数据项的存储单元的顺序被写入的数据项依次所需的所有地址顺序。
本发明还涉及接收数据的方法以及应用该方法的系统及其部件，在细节上已作必要的修正的类似方法可被应用于该系统以便获得类似的优点。
参看以下描述的实施例将明了本发明的这些及其它特点。
在附图中
图1表示一传输系统；图2表示交错器的一实施例；图3表示交错器的另一实施例；图4表示地址发生器的一实施例；图5表示本发明的发送部分的一实施例。
图1表示一传输系统。它由顺序地级联的编码器10、交错器12、调制器14、传输信道、解调器16、去交错器18和译码器20组成。
在使用时，将数据提供给编码器10的输入端。编码器10用纠错码编码该数据。任何已知的纠错码、例如卷积码都可被用于这一目的。编码数据由例如码组组成，每一码组包含位的逻辑顺序。
译码器20相应于编码器10，校正在从编码器10到译码器20的传输期间遭受的位差错。纠错码使得出现在整个逻辑顺序內的位差错能够容易地被纠正。如果突发差错—逻辑顺序中若干连续位都不正确—过长，就不那么容易进行纠正。
调制器14具有若干被同时发送的频道的信号。每一码组的位被分配在若干组中。每一组相应于一个频道，一个组中的位信道在该相应的频道內被发送。例如通过把每一组的位看作是一个数字把这些数字排列成一个级数并对该级数进行FFT(快速付里叶变换)就能够做到这一点。然后通过传输信道、例如无线地面广播信道发送FFT的结果。对连续的码组重复FFT和传输。这相当于已知的OFDM(正交频分复用)技术。
解调器16相应于调制器14。该解调器同时接收各个频道并再现在各个频道中被发送的位组。根据OFDM技术，这是例如通过对接收信号进行逆FFT和从该逆FFT再现数字以及组来实现的。
交错器12的作用是保证逻辑顺序中紧邻的位基本上总是在不同的频道中被调制。这些信道的间隔(就中频信道而言)最好大于零，以便相邻位将进入不相邻信道。这样就保证了一个信道或若干相邻信道的干扰不会在逻辑顺序中造成突发差错。
去交错器18相应于交错器12，执行逆操作，以便在向译码器20提供逻辑顺序之前按顺序(即位差错除外)再现逻辑顺序。
交错器12逐对地把在逻辑顺序中一个接一个地出现的每一相邻位对放置在相当于信道数目的各个间距处。这些间距具有不同的数值，并保证各种间距以基本上相同的频率出现。因此，系统能够抵抗造成频道的周期系统的不良接收的传输信道干扰(应当把此处的周期系统理解为指不良接收作为频率的函数在相同数目的信道之后重新出现的系统)。
彼此相近到位对中的位的同时差错会引起突发差错问题的所有这种其它位对也被逐对地按照信道数目的各个间距进行放置。这些间距最好也具有不同的数值，并保证这些不同的间距以基本上相同的频率出现。
图2表示交错器的一实施例；该装置也适合作为去交错器。图2的交错器包括一数据输入端42，它经由多路复用器34与第一和第二存储器30、32的各个数据输入端/输出端连接。存储器30、32的数据输入端/输出端也经由多路复用器34与该交错器的输出端44连接。
该交错器还包括与第一和第二地址产生器38、40的时钟输入端连接的一时钟输入端37。每一地址产生器的输出端与另一多路复用器36连接。该另一多路复用器36的输出端与第一和第二存储器38、40的相应地址输入端连接。
该交错器工作时在两模式之间来回转换。在第一模式中，多路复用器34将输入端耦合至第一存储器30的数据输入端，将输出端44耦合至第二存储器32的数据输出端。另外，另一多路转换器36将第一地址产生器的输出端耦合至第一存储器30的地址输入端，将第二地址产生器40的输出端耦合至第二存储器32的地址输入端。在第二模式中，与第一模式相比，第一和第二存储器30、32的作用相反。
第一地址产生器38产生被时钟脉冲同步的第一地址序列。在顺序的时钟周期內提供给输入端42的各个数据项在这些地址处被写入。按照相同的方式从第二存储器32的由第二地址产生器的第二地址序列所确定的地址处读出数据并将数据提供给输出端44。第一和第二地址序列相互有偏离，以形成交错。
第一地址序列例如是单调上升级数(1，2，3……)而第二地址序列是伪随机级数，例如在每一对紧接着被产生的地址之间有相应的差值存在的级数，各个这些差值具有不同的数值并保证各个数值以基本相同的频率出现。这些差值相当于逻辑顺序连续的位被安排在其內的各频道之间的间隔。
相应的去交错器的结构与图2所示的相同，但该去交错器的第一地址产生器产生的地址序列与交错器的第二地址产生器产生的相同，其第二地址产生器产生的地址序列与交错器的第一地址产生器产生的相同。
可以利用计数器和ROM组合地址产生器40来获得伪随机序列，顺序的伪随机地址被存储在该ROM的顺序的存储单元中。或者可以利用已知的线性同余序列，根据递推关系来获得存储器32的地址XnXn＋1＝(aXn＋C)modM利用乘法和加法，不使得ROM就能够获得这些地址。另一另供选择的方法是使用LFSR(线性反馈移位寄存器)。
图3表示交错器的另一实施例。该实施例只包括一个存储器56。该交错器的输入端和输出端分别与该存储器56的数据输入端和数据输出端连接。该交错器还包括与地址产生器54连接的一时钟输入端50。地址产生器54的输出端与存储器56的地址输入端连接。时钟输入端50还经由读/写控制单元52与存储器的读/写控制输入端连接。
地址产生器54在工作时产生一系列地址。对于每一地址，从存储器56读出一第一数据项以便将该数据项提供给输出端；然后读/写控制电路将存储器转换到写模式，来自输入端的数据项被写入存储器的同一地址。
地址产生器54每次产生一个这样的地址序列。每一序列基本上包括相同的地址。但在紧邻序列中，地址一个接着一个出现的顺序每次不同。例如，可以交替地采用伪随机序列(X1，X2，X3……Xn)和通常的单调序列(1，2，3……N)。这就实现了连续地址之间的差值的基本均匀的分布的交错。
通过以交替的方式只使用两个不同的地址序列就简化了去交错(因为只有两个序列，所以每一次数据项都被写入去交错器中相应于它们已从交错器中被读出的存储单元的存储单元中去。)但是，这样做有交错的方法经常被重复的不足，因此传输系统变得对系统干扰敏感。
因此，作为有吸引力的可供选择的方法，可以使用两个以上不同的序列和重复在两个以上的完整序列之后才使用的地址序列的模式。为此，对于广播应用，因为可以简单地实现线性同余序列，所以在去交错器的接收侧最好使用这种序列。在发送侧，例如使用包括ROM的交错器，该ROM就包含在该接收侧去交错器所包含的置换的逆置换。已知该交错器实现的置换，就能够例如在数值上计算该逆置换。如果在去交错器中采用了彼此不同的地址序列的重复模式，包括了单调上升序列(1，2，3)，该逆置换就只需要存储器ROM中有限数量的空间。
如果使用不同的地址序列，在接收侧和发送侧之间就需要同步信号，以便去交错器能够以正确的相位启动地址序列的模式(起到执行交错器的逆操作的作用)。为此目的，最好使用发送同步信号，该信号还起标记标题信息的作用，以便编码信号被进一步处理。
图4表示在图2或3所示的交错器中使用的地址产生器54的一实施例。该地址产生器54包括一寄存器60，其输出端与该地址产生器的输出端和与第一被乘数乘法器62连接。该乘法器62的输出端与加法器64的第一加数输入端连接。该加法器64的输出端与寄存器60的输入端连接。该地址产生器包括利用输出端分别与乘法器62的第二被乘数输入端和与加法器64的第二加数输入端连接的一乘数存储器63和一加数存储器65。
寄存器60在工作时存放存储器的地址Xn。利用乘法器62和加法器64根据以下公式计算下一个地址Xn＋1＝(aXn＋C)modM其中M是地址序列的长度。乘数“a”和加数“c”分别从乘数存储器63和加数存储器65获取。存储器63、65在逐个序列之间接收信号，于是另一乘数和/或加数被提供给乘法器和加法器，因此随后不同的序列被产生。在一个序列中，例如a＝1和c＝1，形成单调上升序列。在其它序列中，a就不等于1，按照已知的方式进行选取，以便产生伪随机序列(c相对于M互素，对于组成了M的所有素数P，a－1是P的倍数(例如，如果M＝45＝3×3×5，则a－1必须是3和5两者的倍数)，并且如果M是4的倍数，a－1就是4的倍数)。
通过存储若干不同的a和c的可用值，就能够产生相应个数的不同的地址序列。
最好是只这样选择“a”值，使得(a－1)的平方可被“M”除尽，即使得(a－1)包括至少为“M”本身的素乘数个数的一半的m个素乘数的每一个素乘数(例如当M＝675＝3×3×3×5×5时，(a－1)可以是3×3×5，一般来说，需要具有几个素乘数的较大的M值在1至20的M值中，只有M＝8、9、12、16、18满足要求)。可以证明，当只有具有(a－1)的平方可被M除尽的性质的“a”值被用来产生地址时，可以用也满足这一条件的“a”值来实现被公式Xn＋1＝(aXn＋C)modM描述的位的任何伪随机转换。还已经发现在这种情况下可以用这种伪随机转换来获得进行交错和去交错的地址。因此不需要地址ROM。已经发现这仅当(a－1)的平方可被M除尽才是正确的。这时不需要通过实际上计算公式Xn＋1＝(aXn＋C)mod M来计算地址。相反地，可以使用公式Xn＋1＝Xn＋VnmodM；Vn＋1＝Vn＋dmodM，d＝c(a－1)，Vo被初始化为(a－1)Xo＋C。(例如，当M＝100(＝2×2×5×5)时，“a”可选为21(a－1＝4×5)而c＝1)。
当乘法器和加法器工作所需的模数是可调的时候，交错器/去交错器就可以简单地在不同的码组长度之间进行切换。
显然，本发明不限于所给出的各实施例。例如，除了利用位进行操作外，只需纠错码能够比突发形式的随机差错更好地纠正在较大符号中的随机和孤立的差错，就也可以利用这些符号进行操作。
此外，编码器产生的位的逻辑顺序不一定非得是时间顺序。如果“逻辑上连续”的一些位中的同时差错可以比“非逻辑上连续”的位中的同时差错更不容易被纠正，则这些位就是“逻辑上连续”的。
內部频率交错是伪随机位交错。交错是以码组为基础的，即每一OFDM符号中的位以固定的方式被置换，使二进制位组形成不规则分布。但是，给定OFDM符号的位不与来自任何其它OFDM符号的位混合。
在实际的例子中，一OFDM符号由N个有用副载波组成，这里N等于6361或5937，每一副载波包含2、4或6个信息位。交错器的任务是解相关在维特比检测器输入端处的位。
(去)交错器由具有8×8192个位的容量的一存储器(RAM)和一寻址单元组成。寻址单元产生16位的地址，该16位的地址可由3个最低有效位和13个最高有效位来区分。这13个最高有效位确定一特定的副信道，而这3个最低有效位确定哪一个位来自一给定的副信道。每当RAM被寻址，其內容就被读出并被传送给下游译码器，输入端的下一个位被写入当前存储单元。每一周期必须对所有相关存储单元进行寻址。三个最低有效位周期性地经历相关状态(取决于每符号位数)，而13个最高有效位利用产生在一特殊序列中的所有相关地址的算法来产生。
由于6361是素数和5937可被3除尽，所以最低有效位地址可被成对地产生，确定每符号2个信息位地进行运算的算法并根据每符号位数的不同使用该算法1次、2次或3次，每次最低有效位都有不同的固定偏移。这样一来就保证了在寻址单元将处于相同的状态之前在所有情况下都将寻址所有的位。
构成周期交错器的一种方法是按照以下公式在时刻t产生在OFDM符号中的13个最高有效位的连续地址Xt，nXt，n＋1＝Xt，n＋CtmodN，0≤n＜N(1)Xt，0＝Ot和GCD(Ct，N)＝1。增量Ct依赖于时刻t。对于周期交错器，我们可以选取Ct＝Ct－1×C0mod N，这里Co是慎重地选取的初始增量， 它相当于实际上实现的交错深度。
总之，本发明涉及传输系统，它由编码器、交错器、调制器、传输信道、解调器、去交错器和译码器组成。编码器被用来利用包含数项的逻辑顺序的纠错码来编码数据组。译码器被用来纠正编码器和译码器之间传输的差错。纠错码对逻辑顺序中同时出现的孤立的差错的纠错能力强于对逻辑顺序中同时出现的成串的差错的纠错能力。调制器被用来产生由若干将被同时发送的频道组成的信号，每一频道相应于至少包括一个数据项并在相应信道中被调制的一个组。传输信道位于调制器和解调器之间。解调器再现各个组并将这些组提供给译码器。交错器在各组之间分配数据项并在逻辑顺序和各连续频道间的分配之间引入伪随机关系。去交错器在将逻辑顺序提供给译码器之前根据解调器再现的各个组再现逻辑顺序。
当交错器和/或去交错器利用非单调线性同余序列实现分配时能够改善该传输系统。
当给交错器和/或去交错器提供数据项存储器和写及读装置时能够进一步改善该传输系统，写装置每次将数据项写入到在读装置从存储器的下一存储单元读出数据项之前刚被读出的存储器的存储单元中去，被写入逻辑顺序的存储单元的序列对于逐个逻辑顺序各不相同。
进一步的改进涉及到这些序列按照至少两个码组的周期周期性地重复的传输系统，在至少两个码组的周期內出现了一个单调上升或下降的序列。写和/或读装置还可以包括被用来产生具有一乘数和一加数的线性同余序列和还被用来逐个码组地替换该乘数和/或该加数的一地址产生器。
因此信息可利用以下步骤进行传送—用纠错码编码数据；—按照伪随机序列交错数据；—在一系列频道中调制数据，不能一起被纠正的数据项被利用交错安排在分开的频道中；—解调数据；—去交错数据；—译码数据。
图5表示本发明的发送部分的一实施例。该发送部分包括数据总线70和连接存储器72的地址总线71、处理器76以及发射器78。编码器74与数据总线70连接。编码器74经由地址产生单元75与地址总线71连接。
编码器74在工作时接收数据组并将其编码成为位顺序。各连续位被传送给数据总线，并将位的存在通知地址产生器75。地址产生器75按照伪随机序列为每一连续位产生相应的地址。该地址指出存储器72中的字位置和在该字位置內的位位置。字位置相应于被指定了该位的组，而位位置相应于在该组內该位的位置。地址产生器75保证在逻辑上相邻的位基本上总是被存储在不同的字位置中。这些字位置的间隔最好大于零， 以便在逻辑上相邻的位将进入非相邻的字位置。
该地址提供给数据总线，而该位被存储在存储器72的相应于地址产生器75为其产生的地址的存储单元中。当整个数据组被这样利用防差错码进行了编码并被存储在存储器72中时，就启动处理器76。该处理器76计算存储在存储器72中的各个字的FFT。为此目的，每当FFT算法需要这些字时，它就读出它们。为此目的，可以使用已知的FFT算法，这种算法以通常的方式寻址存储器72的字位置，即不需要关于交错过程的知识。因为在逻辑上相邻的位已经基本上总是被存储在不同的字位置中，所以这些相邻位在FFT的结果中被调制在不同的频道內。这一结果然后被发射器78读出并利用传输信道(未示出)进行传送。
类似于图5的结构的结构可被作为接收部分，接收器代替发射器78和译码器代替编码器74。在这种情况下，接收器将字写入存储器72，处理器76对该字执行FFT。地址产生器75进行伪随机交错、发送连续字/位地址对来逐位地读出该FFT的结果，以便利用译码器进行纠错。
权利要求
1.数据防差错传输方法，该方法由包括以下步骤的基本周期组成—用纠错码将数据编码成为数据项的逻辑顺序，该纠错码纠正在该逻辑顺序中彼此隔开的差错的能力强于纠正在该逻辑顺序中成串地出现的差错的能力；—产生由若干同时有效的受调频道组成的信号；—从这些频道中为每—特定数据项选择具有特定频率位置的一特定频道，该特定频率位置是该特定数据项在逻辑顺序中的逻辑位置的伪随机函数；—至少根据一个数据项对每一频道进行调制，至少根据该特定数据项对该特定频道进行调制；—发送该信号。
2.根据权利要求1的方法，包括—按照数据项的第一顺序将数据项写入各个存储单元，在进行编码期间可以按照该第一顺序获得数据项；—按照数据项的第二顺序从各个存储单元读出数据项，根据所述伪随机函数需要按照该第二顺序获得数据项以便进行调制；该方法包括执行所述基本周期的逐个变形，在每一变形中，数据项的逻辑顺序和信号分别是一系列逻辑顺序中相应的一个和一系列被连续地发送的信号中相应的一个，在每一特定变形中按照相应的存储单元的第三顺序执行数据项的所述写入，一旦读出基本周期的前一变形的数据项就能够得到这些存储单元，从而根据伪随机函数相对于在前一变形中的相应的第三顺序置换了在该特定变形中的所述相应的第三顺序。
3.根据权利要求2的方法，其中存储单元的所述第三顺序周期性地每次在包括基本周期的若干个变形的期间之后再现，该期间包括基本周期的至少两个变形。
4.根据权利要求3的方法，在每一期间內，存储单元的一个相应的第三顺序具有存储单元的单调上升或下降的地址。
5.根据权利要求4的方法，其中所述期间恰好由基本周期的两个变形组成，各个第三顺序交替地具有存储单元的单调上升或下降的地址和按照伪随机函数被置换的地址。
6.根据权利要求1～5中任一权利要求的方法，其中伪随机函数相当于非单调线性同余序列。
7.根据权利要求2、3、4或5的方法，存储单元的地址按照满足以下公式的线性同余序列进行计算Xn＋1＝(aXn＋c)modMn为第二顺序中一特定数据项的位置，Xn是该特定数据项被读出的地址，M是可选存储单元的个数，a和c分别是线性同余序列的乘数和加数，对于基本周期的每一变形改变所使用的乘数和加数的组合。
8.数据防差错接收方法，该方法由包括以下步骤的基本周期组成—接收由若干同时有效的受调频道组成的信号，每一频道已被根据至少一个自身的特定数据项进行了调制；—解调来自这些频道的该特定数据项；—为每一特定数据项选择在一逻辑顺序中的逻辑位置，该逻辑位置是该特定数据项被解调的一特定频道在这些频道中的一特定频率位置的逆伪随机函数；—根据纠错码译码来自数据项的该逻辑顺序的数据，该纠错码纠正在该逻辑顺序中彼此隔开的差错的能力强于纠正在该逻辑顺序中成串地出现的差错的能力。
9.根据权利要求8的方法，包括—按照数据项的第一顺序将数据项写入各个存储单元，在进行解调期间可以按照该第一顺序获得数据项；—按照数据项的第二顺序从各个存储单元读出数据项，根据所述伪随机函数需要按照该第二顺序获得数据项以便进行译码；该方法包括执行所述基本周期的逐个变形，在每一变形中，数据项的逻辑顺序和信号分别是一系列逻辑顺序中相应的一个和一系列被连续地发送的信号中相应的一个，在每一特定变形中按照相应的存储单元的第三顺序执行数据项的所述写入，一旦读出基本周期的前一变形的数据项就能够得到这些存储单元，从而根据伪随机函数相对于在前一变形中的相应的第三顺序置换了在该特定变形中的所述相应的第三顺序。
10.权利要求9的方法，其中存储单元的所述第三顺序周期性地每次在包括基本周期的若干个变形的期间之后再现，该期间包括基本周期的至少两个变形。
11.根据权利要求10的方法，在每一期间內，存储单元的一个相应的第三顺序具有存储单元的单调上升或下降的地址。
12.根据权利要求11的方法，其中所述期间恰好由基本周期的两个变形组成，各个第三顺序交替地具有存储单元的单调上升或下降的地址和按照伪随机函数被置换的地址。
13.根据权利要求8～12中任一权利要求的方法，其中伪随机函数相当于非单调线性同余序列。
14.根据权利要求9、10、11或12的方法，存储单元的地址按照满足以下公式的线性同余序列进行计算Xn＋1＝(aXn＋c)modMn为第二顺序中一特定数据项的位置，Xn是该特定数据项被读出的地址，M是可选存储单元的个数，a和c分别是线性同余序列的乘数和加数，对于基本周期的每一变形改变所使用的乘数和加数的组合。
15.数据防差错传输的传输系统，该传输系统包括—传输信道；—发送部分，包括—编码器，用纠错码将数据编码成为数据项的逻辑顺序，该纠错码纠正在该逻辑顺序中彼此隔开的差错的能力强于纠正在该逻辑顺序中成串地出现的差错的能力；—信号产生器，产生由若干同时有效的受调频道组成的信号；—选择装置，从这些频道中为每一特定数据项选择具有特定频率位置的一特定频道，该特定频率位置是该特定数据项在逻辑顺序中的逻辑位置的伪随机函数；—调制器，至少根据一个数据项对每一频道进行调制，该特定数据项被调制在该特定频道內；—发射器，利用该传输信道发送该信号；—接收部分，包括—接收输入端，从该传输信道接收该信号；—解调器，解调来自该信号中的各频道的数据项；—逆选择装置，把该特定数据项的逻辑位置作为该特定数据项被解调的特定频道的特定频率位置的逆随机函数进行选择；—译码器，根据该纠错码译码来自数据项的该逻辑顺序的数据。
16.根据权利要求15的传输系统，其中伪随机函数相当于非单调线性同余序列。
17.适合在权利要求15或16的传输系统中使用的发送部分。
18.根据权利要求17的发送部分，执行基本周期的逐个变形，在每一变形中，数据项的逻辑顺序和信号分别是一系列逻辑顺序中相应的一个和一系列被连续地发送的信号中相应的一个，该选择装置包括—存储器；—写入装置，将逻辑顺序的数据项写入该存储器；—读出装置，从该存储器读出数据项并将读出的数据项提供给调制器；—地址产生装置，为读和写产生地址，所述地址按照每一特定变形的相应地址序列来产生，该特定变形的地址序列根据该变形的伪随机函数相对于前一变形的相应地址序列进行置换，读出装置按照为一特定变形产生的地址序列在该特定变形中读出的数据项，写入装置按照为一特定变形的前一变形产生的地址在该特定变形中写入数据项。
19.根据权利要求18的发送部分，其中所述各个地址序列周期性地每次在基本周期的至少两个变形的期间之后再现，在每一期间出现一个单调上升或下降的地址序列。
20.根据权利要求19的发送部分，所述期间恰好由两个变形组成，各个地址序列交替地是周期內的各阶段的单调上升或下降序列和伪随机函数。
21.适合在权利要求15的传输系统中使用的接收部分。
22.根据权利要求21的接收部分，执行基本周期的逐个变形，在每一变形中，数据项的逻辑顺序和信号分别是一系列逻辑顺序中相应的一个和一系列被连续地接收的信号中相应的一个，该选择装置包括—存储器；—写入装置，将从解调器接收的数据项写入该存储器；—读出装置，从该存储器读出数据项并将读出的数据项提供给译码器；—地址产生装置，为读和写产生地址，所述地址按照每一特定变形的相应地址序列来产生，该特定变形的地址序列根据该变形的伪随机函数相对于前一变形的相应地址序列进行置换，读出装置按照为一特定变形产生的地址序列在该特定变形中读出数据项，写入装置按照为一特定变形的前一变形产生的地址在该特定变形中写入数据项。
23.根据权利要求22的接收部分，其中所述各个地址序列周期性地每次在基本周期的至少两个变形的期间之后再现，在每一期间內出现一个单调上升或下降的地址序列。
24.根据权利要求23的接收部分，所述期间恰好由两个变形组成，各个地址序列交替地是周期內的各阶段的单调上升或下降序列和伪随机函数。
全文摘要
利用包括若干同时有效的受调频道的信号传送数据。该数据被编码成为差错防止码。顺序的数据项被伪随机地变换到不同的频道。这样就防止了影响彼此按照周期性的间距被设置的频道的衰落。通过按照一种顺序将数据项写入存储器和按照另一种顺序从存储器中读出它们实现了伪随机变换各后读信号按照这一方式被调制。在进行读出以便对一信号进行调制时被腾空的存储单元被数据项填充以便对下一后续信号进行调制。通过置换对每一后续信号写入数据项的存储单元的顺序不断继续下去。
文档编号H03M13/27GK1147883SQ96190142
公开日1997年4月16日 申请日期1996年1月26日 优先权日1995年2月1日
发明者C·P·M·J·巴根 申请人:菲利浦电子有限公司