专利名称：运算放大电路的制作方法
技术领域：
本发明涉及一种运算放大电路，更具体地说，涉及能够驱动高负载并适用于放大话音的携带式电话等装置的一种运算放大电路。
通常，采用推挽型放大电路来构成能够驱动高负载的运算放大电路，然而，在这种运算放大电路中，输出波形发生失真，这种失真叫做交叉失真。因此，对于用于放大话音信号等要求精确波形放大的运算放大电路，给出了一种减小交叉失真的装置。
例如，1992年公开的No.4-310006的日本专利申请给出了一种这类结构的运算放大电路。如图3中所示，运算放大电路30由第一差分放大电路31、第二差分放大电路32和输出放大电路35组成。该运算放大器30还设有相位补偿电路33、34，各由电容C和电阻R组成。提供相位补偿电路33、34是为避免运算放大电路30出现振荡、而与放大作用没有关系，对于这些电路没有给出进一步说明。
第一差分放大电路31是由P沟道金属氧化物半导体场效应晶体管(以后称为PMOS)81、82和N沟道金属氧化物半导体场效应晶体管(以后称为NMOS)83-85组成的。
NMOS83、84的栅极分别连接到运算放大电路30的输入端IN1和IN2上。NMOS83、84的源极连接到NMOS85的漏极，NMOS85的源极接地(GND)，其栅极加有为设置偏压的控制信号。NMOS83、84的漏极分别连接到PMOS81、82的漏极。PMOS81、82的源极接VDD，其栅极连接PMOS81的漏极。从PMOS82的漏极和NMOS84的漏极间的连接点(节点N8)获得输出。
即，差分放大电路31根据在节点N8上的IN1和IN2之间的电压差产生电压。例如，当IN1的电压比IN2的电压高时，从节N8输出的电压接近VDD值，当IN2的电压比IN1的电压高时，从节点N8输出的电压接近地电平。
第二差分放大电路32是由NMOS89、90和PMOS86-88组成的。PMOS87、88的栅极分别与IN1和IN2相连。PMOS87、88的源极与NMOS86的漏极相连，NMOS86的源极接VDD，其栅极加有用于控制偏压的控制信号。PMOS87、88的漏极分别与NMOS89、90的漏极相连。NMOS89、90的源极与地相连，NMOS89、90的栅极与NMOS89的漏极相连。从NMOS90的漏极和PMOS88的漏极之间的连接点(节点N9)获得输出。
即，第二差分放大电路32的工作与第一差分放大电路31互补。在第二差分放大电路32中，当IN1的电压比IN2的电压高时，从节点N9输出的电压接近地电平；当IN1的电压比IN2的电压低时，从节点N9输出的电压接近VDD值。
输出放大电路35是由PMOS91、NMOS92和电阻RX组成的。PMOS91的源极和NMOS92的源极分别连接到VDD和GND。PMOS91的漏极与NMOS92的漏极相连，将它们之间的连接点与运算放大电路30的输出端(OUT)相连。PMOS91的栅极和NMOS92的栅极分别与第一差分放大电路31中的节点N8和第二差分放大电路32中的节点N9相连。
当输出放大电路35中的两个MOS在导通和截止之间同时转变时产生交叉失真。如上所述，在运算放大电路30中，信号是从独立的电路分别输入到输出放大电路35中的PMOS91的栅极和NMOS92的栅极的。于是，能很容易地设计该运算放大电路30，使之不发生交叉失真。
而且，在运算放大电路30中，将电阻RX设置在输出放大电路35的PMOS91和NMOS92的栅极之间。因此，当由于使用低电源电压使差分放大电路31、32之一停止工作时，工作的差分放大电路的输出加到输出放大电路35的两个MOS上。于是，运算放大电路30在这种情况下能正常地工作。
在运算放大电路30中设置电阻使其在低电源电压下正常地工作，然而出现的问题是，制造该放大电路30需要一个大的区域。而且，运算放大电路30在低电源电压下驱动高负载时，电流通过电阻RX，这时带来另一个问题是增加了功率损耗。
因此，本发明考虑了上述情况，其目的是要提供一种无交叉失真的运算放大电路，该电路能在低电源电压下驱动高负载。
为达到上述目的，按本发明的第一方面，运算放大电路装有第一差分放大电路；第二差分放大电路；第一电平移动电路；第二电平移动电路；第一电流源；第二电流源，以及输出电路。
第一差分放大电路具有一个其栅极连接到第一输入端的N沟道MOS晶体管和一个其栅极连接到第二输入端的N沟道MOS晶体管，且根据第一输入端与第二输入端之间的电压差输出一电压。第二差分放大电路具有一个其栅极与第一输入端相连的P沟道MOS晶体管和一个其栅极与第二输入端相连的P沟道MOS晶体管，且根据第一输入端与第二输入端之间的电压差输出一电压。
第一电平移动电路具有一个其栅极加有第一差分放大电路输出电压的P沟道MOS晶体管和一个N沟道MOS晶体管，且输出一个通过移动加到P沟道MOS晶体管的电压电平而获得的电压。第二电平移动电路具有一个其栅极加有第二差分放大电路输出电压的N沟道MOS晶体管和一个P沟道MOS晶体管，且输出一个通过移动加到N沟道MOS晶体管的电压电平而获得的电压。
第一电流源对第一电平移动电路中的N沟道MOS晶体管提供第一预定强度的电流。第二电流源对第二电平移动电路中的P沟道MOS晶体管提供第二预定强度的电流。输出电路具有一个其栅极加有第一电平移动电路输出电压的P沟道MOS晶体管和一个其栅极加有第二电平移动电路输出电压的N沟道MOS晶体管，且根据这两个晶体管的状态输出一电压。
即，根据本发明第一方面的运算放大电路，通过第一电平移动电路，将自第一差分放大电路输出的用于控制P沟道MOS晶体管的电压转换为用于控制N沟道MOS晶体管的电压。第一电流源的作用是限定该转换电压的上限值。此外，在根据本发明第一方面的运算放大电路中，通过第二电平移动电路，将自第二差分放大电路输出的用于控制N沟道MOS晶体管的电压转换为用于控制P沟道MOS晶体管的电压。第二电流源的作用是限定该转换电压的下限值。
因此，根据如上构成的这种运算放大电路，很容易设计成在输出电路中使两个MOS在导通和截止两状态之间不同时转变，即，无交叉失真产生。当使用低的电源电压而使差分放大电路之一停止工作时，将一恒定电压加到与输出电路中不工作的差分放大电路对应的MOS的栅极。结果使该运算放大电路在这种情况下也能正常地工作。
根据本发明的第二方面，其运算放大电路装有第一差分放大电路；第二差分放大电路；电平移动电路；电流源和输出电路。
第一差分放大电路具有一个其栅极连接到第一输入端的N沟道MOS晶体管和一个其栅极连接到第二输入端的N沟道MOS晶体管，且根据第一和第二输入端之间的电压差输出与该电压差同相位的电压。第二差分放大电路具有一个其栅极连接到第一输入端的N沟道MOS晶体管和一个其栅极连接到第二输入端的N沟道MOS晶体管，且根据第一输入端与第二输入端之间的电压差输出与该电压差反相位的电压。
电平移动电路具有一个其栅极加有第一差分放大电路输出电压的P沟道MOS晶体管和一个N沟道MOS晶体管，且输出通过移动加到P沟道MOS晶体管的电压电平而获得的电压。电流源对电平移动电路中的N沟道MOS晶体管提供预定强度的电流。输出电路具有一个其栅极加有第二电平移动电路输出电压的P沟道MOS晶体管和一个其栅极加有电平移动电路输出电压的N沟道MOS晶体管，且根据这两个晶体管的状态输出一电压。
即，在本发明第二实施例的运算放大电路中，通过电平移动电路，将第一差分放大电路输出的用于控制N沟道MOS晶体管的电压转换为用于控制输出电路中的P沟道MOS晶体管的电压。电流源的作用是限定转换电压的上限值。此外，在第二实施例的运算放大电路中，将第二差分放大电路的输出直接用于控制输出电路中的N沟道MOS晶体管。
因此，根据如上构成的这种运算放大电路，很容易设计得使在输出电路中的两个MOS在导通和截止两种状态之间非同时地转变，即，无交叉失真产生。当由于使用低的电源电压而使第一差分放大电路停止工作时，将一个恒定电压加到P沟道MOS晶体管的栅极，结果这种运算放大电路在该情况下仍能正常地工作。
此外，制造本发明第一或第二实施例的运算放大电路时，要求加入一省电电路，用于将一电压加到N沟道MOS晶体管的栅极，以控制在输出电路中的该N沟道MOS晶体管，使其处在截止状态，同时将一电压加到P沟道MOS晶体管的栅极，以控制在输出电路中的该P沟道MOS晶体管，使其在预定控制信号输入时处于截止状态。这样，如上构成的运算放大电路在不用时，能够减少其功率损耗。
从下面给出的详细描述将会更充分了解本发明，其中的附图有
图1是表示本发明第一实施例的运算放大电路结构的电路图；图2是表示本发明第二实施例的运算放大电路结构的电路图；图3是表示通常运算放大电路结构的电路图。
现在结合附图描述本发明的最佳实施例。
第一实施例图1示出本发明第一实施例的运算放大电路的结构。下面将结合图1给出运算放大电路10的结构和工作的说明。
如图1所示，第一实施例的运算放大电路10含有第一差分放大电路11、第二差分放大电路12、第一电平移动电路13、第二电平移动电路14、第一电流源11、第二电流源12和输出电路15。
然而第一差分放大电路11包括一个电流源13而不是PMOS85，它与图3中所示的第一差分放大电路31基本上是等同的。同样，第二差分放大电路12等同于第二差分放大电路32。即，第一差分放大电路31根据IN1和IN2之间的电压差改变节点N1输出电压的电平，第二差分放大电路32根据IN1和I2之间的电压差改变节点N2输出电压的电平，尽管输出电压的范围是不同的。
第一差分放大电路11的节点N1和第二差分放大电路12的节点N2分别与第一电平移动电路13和第二电平移动电路14相连。
第一电平移动电路13由PMOS59和NMOS60组成。第一差分放大电路11中的节点N1与PMOS59的栅极相连。PMOS59的源极与VDD连接，其漏极与NMOS60的漏极和栅极相连，NMOS60的源极接地。
第二电平移动电路14由PMOS61和NMOS62组成。第二差分放大电路12中的节点N2与NMOS62的栅极相连。NMOS62的源极接地，其漏极与PMOS61的漏极和栅极相连，PMOS61的源极接VDD。
输出电路15由PMOS63和NMOS64组成。PMOS63的源极和NMOS64的源极分别与VDD和地相连。NMOS64的栅极与第一电平移动电路13中的PMOS59和NMOS60的漏极之间的连接点(节点N3)相连，PMOS63的栅极与第二电平移动电路14中的PMOS61和NMOS62的漏极之间的连接点(节点N4)相连，PMOS63的漏极与NMOS64的漏极相连，从这个连接点提供该运算放大电路10的输出。
电流源I1设置在与NMOS64的栅极相连的节点N3与VDD之间。电流源I2设置在节点N4与地之间。
如上所述，当将一接近地电位的电压加到PMOS59的栅极时，这个运算放大电路中的第一电平移动电路13独立地将接近VDD的一电压输给NMOS64的栅极；当将接近VDD的电压加到PMOS59的栅极时，它将接近地电位的一电压输给NMOS64的栅极。然而，电流源I1设置在节点N3和VDD之间，于是当第一电平移动电路13中的PMOS59完全截止时，在节点N3上产生与电流源I1的电流值对应的电压。即，在运算放大电路10中，尽管由于第一差分放大电路11输出的控制使PMOS59处于截止状态，仍没有地电平的电压加到NMOS64的栅极。
当将一接近VDD电平的电压加到NMOS62的栅极时，第二电平移动电路14从节点N4输出一个接近地电平的电压；当将一接近地电位的电压加到NMOS62的栅极时，它从节点N4输出一个接近VDD电平的电压。然而电流源I2设置在节点N4和地之间，故并设有一个VDD电平的电压，即控制PMOS63使之处于截止状态的电压加到节点N4上。
结果，在该运算放大电路10中，并没有输出电路15中的两个MOS受控变为一起截止的情况出现。因此，根据运算放大电路10，信号可以不受交叉失真影响而得到精确放大。
另外，当由于用低的电源电压(或由于过程起伏)而使差分放大电路之一不工作时，将一恒定电压加到与不工作的差分放大电路对应的MOS的栅极，因此，在这种情况下运算放大电路10仍能正常地工作。
而且，因为不装电阻RX，因此可将运算放大电路10做得很小。
第二实施例图2示出本发明第二实施例的运算放大电路的结构。下面将结合图2说明该运算放大电路20的结构和工作。
如图2所示，运算放大电路20含有第一差分放大电路21、第二差分放大电路22、电平移动电路23、输出电路24和电流源I5。
第一差分放大电路21的结构与第一实施例中的第一差分放大电路11相同。
第二差分放大电路22的结构也与第一实施例中的第一差分放大电路11相同。
但是，对与第一实施例的第二差分放大电路12中的PMOS56对应的第二差分放大电路22中的NMOS54′的栅极提供的信号，不是来自IN2而是来自IN1。而且，对与第一实施例的第二差分放大电路12中的PMOS55对应的第二差分放大电路22中的NMOS53′的栅极提供的信号，不是来自IN1而是来自IN2。
即，在第一差分放大电路21中的节点N5处产生接近VDD电平的电压时，第二差分放大电路22在节点N6处产生接近地电位的输出电压。而在第一差分放大电路21中的节点N5处产生接近地电位的电压时，第二差分放大电路22在节点N6处产生接近VDD电平的输出电压。
第一差分放大电路21的节点N5与同第一实施例的第一电平移动电路13结构相同的电平移动电路23中的PMOS59的栅极相连。在电平移动电路23中的PMOS59和NMOS60的漏极之间的连接点(节点N7)与输出电路24中的NMOS64的栅极相连。电流源I5设置在与NMOS64的栅极相连的节点N7和VDD之间。
且第二差分放大电路22的节点N6与输出电路26中的PMOS63的栅极相连。
如上所述，在第二实施例的运算放大电路20中，输出电路24中的一个MOS即PMOS63直接由第二差分放大电路22的输出控制，而另一个MOS即NMOS64由节点N7处的电压控制，节点N7的电压即是用电平移动电路23和电流源I5对第一差分放大电路的输出转换后的电压。
即，运算放大电路20的结构使得能通过电流源I5的电流值来设定加到NMOS64栅极上的电压范围。于是，与运算放大电路10同样，很容易设计出运算放大电路20，使之控制两个MOS不一起截止。
而且，在因电源电压低(或因过程起伏)使第一差分放大电路不工作时，将一恒定电压加到输出电路24中的NMOS64的栅极。因此，在这种情况下该运算放大电路20仍能正常地工作。
此外，第二实施例的运算放大电路20还设有第一相位补偿电路25、第二相位补偿电路26、PMOS61和NMOS71。
第一相位补偿电路25由电容C1和起电阻元件作用的三个MOS(NMOS68、69、PMOS70)组成，设置在第二差分放大电路22的节点N6与输出端OUT之间。第二相位补偿电路26具有与第一相位补偿电路25同样的结构，并设置在第一差分放大电路21的节点N5与输出端OUT之间。由于设置相位补偿电路25、26，运算放大电路20可无振荡地进行放大。
设置PMOS61和NMOS71，当不用运算放大电路20时，用以使它停止工作。如图2中所示，PMOS61的源极和漏极分别与VDD和PMOS63的栅极相连。NMOS71的源极和漏极分别与地和NMOS64的栅极相连。
将信号PDN、PD从外部电路(未示出)分别加到PMOS61和NMOS71的栅极。当运算放大电路20工作时，用这些信号控制PMOS61和NMOS71，使其同时截止。当运算放大电路20的工作停止时，用这些信号控制PMOS61和NMOS71，使其一起导通。结果，输出电路24中的PMOS63和NMOS64同时截止，使运算放大电路20的工作停止。
如上所述，运算放大电路20装有用于停止输出电路24工作的电路，因此，对于长时间不必工作的装置，比如带有运算放大电路20的与通讯有关的装置，可以减少功率损耗。
以上说明了本发明，显然，还有其他一些变通方式，但这不超出本发明的精神范围。本领域的技术人员可以做出这些修改，但仍应包括在所附的权利要求范围内。
权利要求
1.一种运算放大电路，包括第一差分放大电路，具有一个其栅极与第一输入端相连的N沟道MOS晶体管和一个其栅极与第二输入端相连的N沟道MOS晶体管，它根据所述第一和第二输入端之间的电压差输出一电压；第二差分放大电路，具有一个其栅极与所述第一输入端相连的P沟道MOS晶体管和一个其栅极与所述第二输入端相连的P沟道MOS晶体管，它根据所述第一和第二输入端之间的电压差输出一电压；第一电平移动电路，具有一个其栅极加有从所述第一差分放大电路输出电压的P沟道MOS晶体管和一个N沟道MOS晶体管，且输出通过移动加到P沟道MOS晶体管上的电压电平而获得的一电压。第二电平移动电路，具有一个其栅极加有从所述第二差分放大电路输出电压的N沟道MOS晶体管和一个P沟道MOS晶体管，且输出通过移动加到N沟道MOS晶体管上的电压电平而获得的一电压。第一电流源，对所述第一电平移动电路中的N沟道MOS晶体管提供第一预定强度的电流；第二电流源，对所述第二电平移动电路中的P沟道MOS晶体管提供第二预定强度的电流；输出电路，具有一个其栅极加有从所述第一电平移动电路输出电压的P沟道MOS晶体管和一个其栅极加有从所述第二电平移动电路输出电压的N沟道MOS晶体管，且根据所述P沟道MOS晶体管和所述N沟道MOS晶体管的状态输出一电压。
2.一种运算放大电路，包括第一差分放大电路，具有一个其栅极与第一输入端相连的N沟道MOS晶体管和一个其栅极与第二输入端相连的N沟道MOS晶体管，它根据所述第一和第二输入端之间的电压差输出与所述电压差同相位的一电压；第二差分放大电路，具有一个其栅极与所述第一输入端相连的N沟道MOS晶体管和一个其栅极与所述第二输入端相连的N沟道MOS晶体管，它根据所述第一和第二输入端之间的电压差输出与所述电压差反相的一电压；电平移动电路，具有一个其栅极加有从所述第一差分放大电路输出电压的P沟道MOS晶体管和一个N沟道MOS晶体管，且输出通过移动加到P沟道MOS晶体管上的电压电平而获得的一电压；电流源，对所述电平移动电路中的N沟道MOS晶体管提供预定强度的电流；输出电路，具有一个其栅极加有从所述电平移动电路输出电压的P沟道MOS晶体管和一个其栅极加有从所述电平移动电路输出电压的N沟道MOS晶体管，且根据所述P沟道MOS晶体管和所述N沟道MOS晶体管的状态输出一电压。
3.根据权利要求1的运算放大电路，其特征在于还包括省电电路，当将预定的控制信号输入时，通过改变加到所述输出电路中的N沟道MOS晶体管栅极的电压来控制该N沟道MOS晶体管，使其处于截止状态；并通过改变加到所述输出电路中的P沟道MOS晶体管栅极的电压来控制该P沟道MOS晶体管，使其处于截止状态。
4.根据权利要求2的运算放大电路，其特征在于还包括省电电路，当将预定的控制信号输入时，通过改变加到所述输出电路中的N沟道MOS晶体管栅极的电压来控制该N沟道MOS晶体管，使其处于截止状态；并通过改变加到所述输出电路中的P沟道MOS晶体管栅极的电压来控制该P沟道MOS晶体管，使其处于截止状态。
全文摘要
一种运算放大电路，无交叉失真且能在低电源电压下驱动高负载，包括第一和第二差分放大电路、电平移动电路、电流源和输出电路。两放大电路各有两个N和两个P沟道MOS晶体管，其栅极分别与第一和第二输入端相连，按两端的电压差各输出一电压；电平移动电路输出通过移动加到晶体管的电压而获得的电压；电流源对该电路的晶体管提供预定强度的电流；输出电路具有栅极加有该电路输出电压的P和N沟道MOS晶体管，按其状态输出电压。
文档编号H03F3/45GK1165427SQ97102818
公开日1997年11月19日 申请日期1997年2月22日 优先权日1996年2月23日
发明者山田敏己, 大竹久雄 申请人:冲电气工业株式会社