低压运算放大器及方法

专利名称：低压运算放大器及方法
技术领域：
本发明一般涉及集成电路设计以及，尤其涉及单片运算放大器，为了获得轨至轨(rail to rail)的输入能力，该单片运算放大器具有一个采用耗尽型金属氧化物半导体场效应晶体管(MOSFET)器件的差分放大器输入级。
带有运算放大器的电子系统的工业趋势正朝着由电池电源提供的较低的工作电压的方向发展。这样，放大器在应用时，除了要求具有传统运放的规定如高输入阻抗、低输入偏置电压、低噪声、宽带宽、高速度和充分的输出驱动能力以外，还要求低压单电源工作。集成电路的不同制造工艺已经允许用于差分输入级如达林顿PNP型晶体管和P沟道耗尽型MOSFET的技术，目的是满足所述的用于运放输入级的准则。放大器输出级已经使用的技术包括NPN、PNP和MOSFET型晶体管的组合，目的是获得低交叉畸变、包括轨至轨行为的大输出电压摆幅、良好的相位和增益余量、低输出阻抗和对称的源(source)和吸收(sink)能力。
虽然各种类型的输入级都由单电源电压源供电，但是放大器工作的低压限却因输入级的类型和集成电路的制造工艺而异。目前运放的输入级设计展示的电压工作限阻碍了由电池供电的产品的应用，电压接近于1伏时运放失效。例如，为了补偿温度效应而采用多个双极晶体管的运放和电流通路，具有被标准晶体管基射极压降强加的低工作电压限。
因此，需要一种多用途的运算放大器，能用于由电池电源供电的各种应用，特别是不会降低运算放大器性能的低压应用中。需要一种运放的输入级，能提供高输入阻抗和低输入偏置电压。需要一种运放，使信号通路中的晶体管减到最少，以提供高速度和宽带宽，并且仍有输入和输出的轨至轨能力。


图1是一个运算放大器的框图，根据本发明的一个最佳的实施例；图2是一个示意图，显示图1中所示的低压运算放大器的输入级的一个最佳的实施例；
图3是一个示意图，显示图1中所示的低压运算放大器的输入级的一个变型的实施例；图4是一个示意图，显示图1中所示的低压运算放大器的输入级的另一个变型的实施例；图5是一个示意图，显示图1中所示的运算放大器的一个输出吸收晶体管基极电流发生级；图6是一个示意图，显示图1中所示的运算放大器的一个输出源晶体管基极电流发生级；图7是一个示意图，显示图1中所示的运算放大器的一个低压线性传输环(translinear loop)的一个变型的实施例；以及图8是一个示意图，显示了用于选择图1中所示的输出放大器的源和吸收能力的低压线性传输环的一个最佳的实施例。
图1显示了低压运算放大器10的框图。差分输入信号VIN通过两个输入端加到运放的输入级12。运放输入级12的引线67连到MOSFET 13的栅极。具有漏极端子、源极端子和栅极端子的MOSFET器件是具有第一电流端子、第二电流端子和控制端子的电流传导晶体管。注意到在以下的描述中，能够使用MOSFET或其它等价器件来恰当地代替双极晶体管。MOSFET 13的漏极连到一个正电源VCC，如1伏。运算放大器10的负电源在图中显示以及文中描述为参考地。MOSFET 13的源极连到吸收控制电路14的输入端和电流吸收器15的第一端子，吸收大约为25微安的电流。MOSFET 13的体(没有显示)连到基准电压(没有显示)。电流吸收器15的第二端子连到参考地。吸收控制电路14的引线107连到线性传输环16的第一输入端以及NPN型晶体管18的基极。电容20连接在晶体管18的基极和集电极之间，并且在本最佳的实施例中电容约为8皮法。具有发射极端子、集电极端子和基极端子的NPN型晶体管或PNP型晶体管是具有第一电流端子、第二电流端子和控制端子的电流传导晶体管。晶体管18的发射极连到参考地，同时为了提供输出信号VOUT，晶体管18的集电极连到端点25。
图1中的源控制电路22的引线147连到线性传输环16的输出端以及PNP型晶体管24的基极。电容26连接在晶体管24的基极和集电极之间，并且在本最佳的实施例中电容约为8皮法。晶体管24的发射极连到工作电压VCC。为了提供信号VOUT作为输出驱动级的输出，晶体管24的集电极连到端点25。电容28约20皮法，电阻27约1.4千欧，串联在运放输入级12的端点25和引线67之间。
低压运算放大器10有两个放大级。运放输入级12的输出端包括一个放大的差分输入信号作为第一级放大，并且输出驱动级29提供第二级放大。MOSFET 13作为一个N沟道耗尽型源极跟随器MOSFET连接，并且被处理使得具有一个负阈值电压。在耗尽型源极跟随器中，加在栅极端子的电压被传送到源极端子。MOSFET器件不会改变或放大输入信号，并且因此在传输从运放输入级12接收到的输出信号时，提供单位增益。MOSFET 13提供MOSFET器件固有的高输入阻抗。高输入阻抗基于在处理MOSFET器件的过程中形成的介电氧化物使得栅极端子从电流通路对于参考地或对于工作电压VCC隔离。
参考图1，吸收控制电路14产生晶体管18的基极电流驱动，晶体管18控制低压运算放大器10的电流吸收能力。低压运算放大器10的VCC工作在8伏到1伏的范围内。工作电压VCC为3伏时，晶体管18的电流吸收能力为50毫安。源控制电路22产生晶体管24的基极电流驱动，晶体管24控制低压运算放大器10的电流流出能力。工作电压VCC为3伏时，晶体管24的电流流出(sourcing)能力是50毫安。当信号VIN被运算放大器输入级12放大时，通过引线107加到线性传输环16的信号是在引线67处的信号的传输输出。这样，在运算放大器输入级12的输入信号VIN的基础上，线性传输环16选择吸收控制电路14工作并且低压运算放大器10通过晶体管18吸收电流，或者选择源控制电路22工作并且低压运算放大器10通过晶体管24流出电流。
参考图1，带有两级放大的低压运算放大器10具有两个极点频率。电阻27和电容28的功能是移动一个高于低压运算放大器10的带宽的极点频率，并且使得其它主极点频率移到更低的频率。这种极点分割技术的目的在于保证放大器的稳定性。即，通过将第二极点移到单位增益点以外获得足够的相位余量，使得单位增益点处的相移不为180度，并且使低压运算放大器10避免振荡。
图2显示了适合与图1中所示的运放一起使用的运放输入级12的一个最佳的实施例的示意图。低压运算放大器10的第一级放大由运放输入级12完成。信号VIN是通过N沟道耗尽型金属氧化物半导体场效应晶体管(MOSFET)30和32的栅极连接成的差分输入。MOSFET 30的漏极连到电流源34的一个端子，提供大约80微安的电流。MOSFET 32的漏极连到电流源36的一个端子，提供大约80微安的电流。电流源34和36的另一个端子都连到工作电压VCC。MOSFET 30和32的源极端子都连到电流吸收器38的一个端子，吸收大约40微安的电流。电流吸收器38的另一个端子连到参考地。MOSFET 30和MOSFET 32的体或阱端子都连到参考地。
在图2中，接收输入信号VIN的差分对MOSFET 30和32从MOSFET30和32的漏极端子提供两个输出，作为电流偏置电路39的交流(AC)信号输入。电流偏置电路39的功能是在连自MOSFET 30和32的漏极端子的两个输入上提供相等的负载，在输出端点67处匹配流出和吸收电流的能力，在输出端点67处提供高阻抗，并且对输入信号VIN的单端变换(single ended conversion)进行差分。在一个最佳的实施例中，晶体管40、42、44、46和48是PNP型的，公用的晶体管基极端子连到晶体管48的集电极。电流吸收器50，吸收大约20微安的电流，第一端子连到晶体管48的基极和集电极公用端子。电流吸收器50的第二端子连到参考地。晶体管40和42的发射极连到MOSFET 30的漏极。晶体管44和46的发射极连到MOSFET 32的漏极。晶体管48的发射极连到约为7.5千欧的电阻49的一个端子，电阻49的另一端子连到工作电压VCC。
在图2中所示的运放输入级12的一个最佳的实施例中，晶体管52、54、56、58、60、62、64、66和72是NPN型的。晶体管44和52的共集电极连到晶体管54和56的共基极。晶体管40、42、58和60的共集电极连到晶体管62和64的共基极。晶体管52的发射极连到晶体管54的集电极。晶体管56的集电极连到晶体管58的发射极。晶体管54和56的发射极连到参考地。晶体管60的发射极连到晶体管62的集电极。晶体管64的集电极连到晶体管66的发射极。晶体管62和64的发射极连到参考地。晶体管52、58、60和66的共基极端子连到流出20微安电流的电流源68的一个端子和一个9千欧的电阻70的一个端子。电流源68的另一个端子连到工作电压VCC。电阻70的另一个端子连到晶体管72的公用的集电极和基极。晶体管72的发射极连到参考地。晶体管46和66的共集电极连到输出端子67，用于提供STAGE-1OUTPUT(级-1输出)信号作为运放输入级的输出。这样完成了运放输入级12的连接。
作为本发明的一个特征，运放输入级12使用N沟道耗尽型MOSFET30和32，以摆动(swing)轨至轨，并且显示最小的跨导变化，无论栅极是接地、接工作电源或是接半电源。当MOSFET的栅源间电压变化引起MOSFET的漏极电流变化时，可以测出跨导。放大器的带宽与跨导成比例。图1中的MOSFET 13和运放输入级12的MOSFET 30和32是N沟道耗尽型器件，该器件建立在硅基底上，具有四个端子，表示为栅极、漏极、源极和体。处理掩模层限定区域，用于掺杂N型掺杂材料如砷到硅中，以形成源极和漏极区域。MOSFET的栅极区域也被一处理掩模层限定，使得栅极导体和栅极氧化物物理地分开源极和漏极区域。N沟道源极和漏极区域被限制在一个用于接收P型掺杂材料如硼的阱区内。低电阻导电材料，如铝金属，提供电连接到栅极端子、源极端子、漏极端子和阱端子或体。
图2中的运放输入级12接收小的信号差分输入并且准确地提供放大。N沟道耗尽型MOSFET 30和32持续工作在饱和模式下，超出了输入信号VIN的电压范围并且超出了工作电压VCC的范围。由于，当MOSFET器件漏极电压大于器件栅极电压与阈值电压之差时，器件工作在饱和区域，因此器件的阈值电压成为一个重要的MOSFET参数。对于耗尽型MOSFET13、30和32，在漏源导电截止时，测量栅源间的电压即为阈值电压。
对于制作在硅片上的N沟道器件，阈值电压定义为，为了克服四个特殊的物理处理制作效应，以消除漏源间导电沟道和截止电流漂移，所需的栅极电压。第一和第二阈值效应在平带电压的基础上，定义为，为了克服逸出功和硅-二氧化硅界面处栅极下面的电荷，而加在栅极的电压。逸出功电压基于栅极材料中和半导体材料中的费米能级上的电子能量之差。硅-二氧化硅界面处的电荷与晶体取向和集成电路工艺有关。MOSFET的第三和第四阈值电压效应归因于形成表面反型层所要求的电压。由加在栅极导体的电场感应出的从源极到漏极的N型导电沟道层与体材料中的杂质浓度有关。
用于N沟道耗尽型MOSFET的阈值电压术语，基于在集成电路制造过程中直接涉及到工艺的四个术语，如晶片原材料，导电栅极材料的类型，栅极氧化物界面处的硅中的掺杂，以及P阱体区域的掺杂浓度。处理漂移步骤，即阈值调整掺杂，通过在栅极区域强加较多的N型掺杂剂，使得N沟道MOSFET器件由增强型转变成耗尽型。耗尽型MOSFET 30和32处理成具有负阈值电压。尽管栅极已接参考地，具有负阈值的MOSFET耗尽型器件为了从漏极到源极端子有一个导电沟道，还建立了一个反型层。
当耗尽型MOSFET 30和32的栅极接参考地时，器件饱和并且工作在最小体效应的正常共模范围。由于加工在硅圆片上的单位器件面积有高的跨导，因此N沟道MOSFET是最佳的。当MOSFET30和32的栅极电压高于参考地时，MOSFET 30和32的源极端子的电压跟随栅极电压增加。当MOSFET 30和32的体端子连到参考地时，高于体端子电压的源极端子电压引起沟道电导被调制，这就是体效应。源极到体的电压增加，使N沟道耗尽型MOSFET器件的阈值电压被掺杂在体中的杂质感应，从负值动态地向正值漂移。由于正阈值，MOSFET器件的共模范围向着正电源端(rail)的感应漂移。浓的P型阱掺杂增强了N沟道耗尽型MOSFET 30和32的体效应，以保持工作在正电源的两器件工作在饱和区域。因此，通过调制阈值电压和保持MOSFET器件工作在饱和区域，体效应有助于N沟道耗尽型MOSFET器件。
运放输入级12的一个变型实施例包括，由两个作为电流反射镜放置的NPN型晶体管代替四个晶体管52、54、56和58，以及由两个也作为电流反射镜放置的PNP型晶体管代替四个晶体管60、62、64和66。参考图2，这个变型实施例实际上将每个晶体管52、58、60和66的集电极与发射极短接，并且随后从示意图中删去这些晶体管。在本变型实施例中，删去了由电流源68、电阻70和运放输入级12的晶体管72提供的基准电压。
参考图2中所示的运放输入级12及上述的变型实施例，流经晶体管40的集电极的电流为Ice，约为30微安。当运放为共模输入时，等量的电流Ice还流经每一个晶体管42、44和46。晶体管44中集电极电流Ice的2Ibe部分用来提供晶体管54和56的基极电流，剩下(Ice-2Ibe)的电流流入晶体管54的集电极。晶体管54和56这个电流反射镜意味着一个(Ice-2Ibe)的电流也流入晶体管56的集电极。由于每个晶体管40和42提供相等的电流Ice，并且晶体管56的集电极电流为(Ice-2Ibe)，晶体管62的集电极电流为Ice减去流入晶体管62和64的基极的电流2Ibe。晶体管62和64这个电流反射镜意味着晶体管62的集电极电流Ice与晶体管64的集电极电流相等，分别与晶体管46提供的电流Ice匹配。这样，通过晶体管46流出电流和晶体管64吸收电流，到STAGE-1OUTPUT信号的源电流和吸收电流有相匹配的输出能力。
为了改善输出端点67处的STAGE-1OUTPUT信号的有效输出阻抗，上述简化形式的变型实施例被增加到图2所示的最佳的实施例中。加入共基(cascode)晶体管66与晶体管64串联，增加了输出端点67处的输出阻抗。增加晶体管60以平衡晶体管66。增加晶体管52和58到晶体管54和56，形成另一个共基电流反射镜，用于匹配和消除流入由晶体管60、62、64和66形成的共基电流反射镜的电流Ibe。
如图2所示的运放输入级12提供信号VIN的第一级放大，该放大是以MOSFET 30和32的饱和电流与加在栅极的电压成平方关系为基础的。电流偏置电路39，含有提供STAGE-1OUTPUT信号的端点67，是一个考虑与晶体管46和66的共集电极连接的高阻抗输出。在提供STAGE-1OUTPUT信号时，电流偏置电路39也与晶体管46和66的流出和吸收电流能力匹配。如上所述，晶体管52、54、56和58用一种允许Ibe平衡的方式连接在一起，使得在端点67处提供STAGE-1OUTPUT信号时，晶体管46和66与流出和吸收电流能力匹配。
参考图2，晶体管48的连到集电极的基极设置一个二极管基准电压Vbe，并且，当从电流吸收器50通过电阻49加大约20微安的电流时，设置一个低于工作电压VCC的大约为0.75伏的电压。在晶体管的基极提供了低于工作电压VCC的0.75伏的基准电压，使晶体管40、42、44和46保持在活动工作区。同样地，高于参考地的一个大约0.75伏的电压被用于处于激活区域的偏置晶体管52、58、60和66。这个0.75伏的电压是来自电流源68的20微安的电流，通过9千欧的电阻70，再加上晶体管72的Vbe压降的组合。
图3显示运放输入级12的另一个变型实施例。MOSFET 30和32连到电流源34和36以及上述的电流吸收器38。接收输入信号VIN的差分对MOSFET 30和32提供MOSFET 30和32的漏极端子的两个输出。MOSFET 30的漏极的输出连到PNP型晶体管200的发射极。MOSFET32的漏极的输出连到PNP型晶体管202的发射极。晶体管200和202共基极，接收基准电压。NPN型晶体管204和206的共基极连到晶体管204的集电极。晶体管200的集电极连到晶体管204的集电极。晶体管202的集电极连到用于提供输出信号STAGE-1 OUTPUT的端点67。晶体管206的集电极连到端点67。晶体管204和206的发射极连到参考地。
再参考图3，MOSFET 30和32差分对接收输入信号VIN，并且沿晶体管200、202、204和206对输入信号的单端变换进行差分。但是，晶体管202和206不能匹配流出和吸收电流能力，或者在端点67处提供与图2中所示的最佳实施例同样高的输出阻抗。
图4也是运放输入级12的另一个变型实施例。MOSFET 30连到电阻208并且MOSFET 32连到电阻210。电阻208和210的第二端子连到工作电压VCC。接收输入信号VIN的差分对MOSFET 30和32提供源自MOSFET 30和32的漏极端子的输出。MOSFET 30的漏极输出连到PNP型晶体管212的发射极。MOSFET 32的漏极输出连到PNP型晶体管214的发射极。晶体管212和214的共基极连到晶体管212的集电极。电流吸收器216的第一端子连到晶体管212的集电极。晶体管214的集电极连到用于提供STAGE-1OUTPUT信号的输出端点67。电流吸收器218的第一端子连到端点67。电流吸收器216和218的第二端子连到参考地。再一次，图4中显示的变型实施例不能匹配流出和吸收电流能力，或者在端点67处提供与图2中所示的最佳实施例同样高的输出阻抗。
图5显示适用于图1的低压运算放大器10的吸收控制电路14的示意图。NPN型晶体管74、76、78和80的共基极，连接在一起，将MOSFET13源极的输出接收作为吸收控制电路14的输入，如图1所示。在本最佳实施例中，晶体管74的发射极连到约为3欧姆的电阻82的第一端子。晶体管76的发射极连到约为1.5千欧的电阻84的第一端子。晶体管78的发射极连到约为1.5千欧的电阻86的第一端子。晶体管80的发射极连到约为1.5千欧的电阻88的第一端子。电阻82、84、86和88的第二端子连到参考地。
图5中NPN型晶体管90和92的共基极连到约为25千欧的电阻94的第一端子。晶体管90的发射极连到晶体管74的集电极。晶体管92和96的共射极连到晶体管76的集电极。晶体管92的集电极连到PNP型晶体管100的发射极和约为4千欧的电阻98的第一端子。NPN型晶体管96的集电极连到PNP型晶体管102的发射极和约为4千欧的电阻104的第一端子。晶体管100和102的共基极连到晶体管100的集电极和晶体管78的集电极。晶体管102的集电极连到晶体管80的集电极和PNP型晶体管106的基极。约为5皮法的电容108，其第一端子连到晶体管106的基极。电容108的第二端子连到参考地。晶体管106的集电极连到端点107，提供SINK-1 PASS THROUGH(吸收-1通过)信号。晶体管106的发射极连到约为25千欧的电阻110的第一端子，和约为1千欧的电阻112的第一端子。电阻110的第二端子连到晶体管96的基极。电阻94、98、104和112的第二端子，以及晶体管90的集电极连到工作电压VCC。
如图1所示，图5中的吸收控制电路14的功能是提供输出晶体管18所需的合适的基极驱动电流，晶体管18用于在低压运算放大器10的输出端吸收电流，如Iout。图1中晶体管18的发射极几何尺寸为图5中晶体管74的发射极几何尺寸的NT倍。对于本最佳实施例，晶体管比率因子NT约为25。这样，输出晶体管18的集电极电流为晶体管74的集电极电流的NT倍。晶体管90与晶体管74的发射极几何尺寸相同或相近，并且因此传导相同或相近的集电极电流Iout/NT。晶体管90的基极电流为Iout/(NT·B)，其中B是晶体管电流增益，定义为晶体管集电极电流与晶体管基极电流的比值。晶体管92和96形成一个差分单位增益放大器，晶体管92的基极感应电阻94中的电流Iout/(NT·B)产生的压降。
这样，晶体管90和电阻94将晶体管18中的电流Iout按比例缩小变换为通过电阻94的电压，电阻94为这个差分单位增益放大器的一个输入端。晶体管92的基极电压为通过电阻94的电流乘以电阻94的阻值R94，得到电压为(Iout·R94)/(NT·B)。差分单位增益放大器的两个输入有匹配的电压。差分单位增益放大器的另一个输入加在晶体管96的基极。晶体管96的基极电压由流过阻值为R112的电阻112的电流IC产生。差分单位增益放大器的两个输入有匹配的电压，为(IC·R112)＝(Iout·R94)/(NT·B)。解电流IC等于(Iout·NR)/(NT·B)，其中NR是电阻94和电阻112的阻值之比，其值为R94/R112。通过电阻112的电流IC实际上成为晶体管106的发射极-集电极电流。通过选择NR值与NT值匹配，使电流IC值为Iout/B。这样，通过将两个晶体管，晶体管18和晶体管74的比值，与两个电阻，即电阻94和电阻112的比值匹配，通过晶体管106的电流Iout/B为吸收晶体管18提供基极电流。如图1所示，晶体管18中基极电流为Iout/B，晶体管18的集电极电流为Iout。图5中吸收控制电路14的功能是提供输出晶体管18所需的合适的基极驱动电流，如图1所示，晶体管18用于在低压运算放大器10的输出端吸收电流Iout。
这样，吸收控制电路14完成三个变换步骤。第一步包括为晶体管18和晶体管74提供晶体管发射极几何尺寸比率，以产生晶体管130的基极电流Iout/(NT·B)。第二步，吸收控制电路14在差分单位增益放大器的输入端产生一个与电阻94中产生的电流Iout/(NT·B)相关的电压。最后一步包括电阻比率使得吸收控制电路14中的晶体管106产生晶体管106的集电极电流Iout/B，用于为低压运算放大器10中的输出晶体管18提供基极驱动电流。如图1所示的用于晶体管18的这样一个基极驱动电流与晶体管和电阻比率以及图5中所示的吸收控制电路14中的差分单位增益放大器发展(developed)的电压均有关系。对于本最佳实施例，晶体管比率NT约为25，并且电阻比率NR约为25。
在图1中的低压运算放大器10中，输入信号VIN的放大在引线67处提供STAGE-1OUTPUT信号，作为运放输入级12的输出，MOSFET 13直接传递到晶体管18的基极，引起基极-发射极电压(Vbe)变化。Vbe的变化引起晶体管18，吸收电流Iout，以调整电流和吸收(Iout+ΔIout)。吸收控制电路14响应在晶体管18的基极的ΔVbe，并且产生晶体管18的附加基极电流，即吸收晶体管18的集电极电流变化ΔIout。当低压运算放大器10响应输入信号VIN的变化时，吸收控制电路14提供图1中所示的输出吸收晶体管18所需的通过晶体管106的基极驱动电流。
如图1中所示的源控制电路22在图6中显示为一个最佳的实施例。PNP型晶体管114。116、118和120的共基极，连到提供SOURCE-1PASS THROUGH(源-1通过)信号的端点147。晶体管114的发射极连到约为10欧姆的电阻122的第一端子。晶体管116的发射极连到约为4千欧的电阻124的第一端子。晶体管118的发射极连到约为1千欧的电阻126的第一端子。晶体管120的发射极连到约为1千欧的电阻128的第一端子。电阻122、124、126和128的第二端子连到工作电压VCC。
PNP型晶体管130和132的共基极连到约为25千欧的电阻134的第一端子。晶体管130的发射极连到晶体管114的集电极。晶体管132和136的共射极连到晶体管116的集电极。晶体管132的集电极连到晶体管140的发射极和约为4千欧的电阻138的第一端子。PNP型晶体管136的集电极连到晶体管142的发射极和约为4千欧的电阻144的第一端子。NPN型晶体管140和142的共基极连到晶体管140的集电极和晶体管18的集电极。晶体管142的集电极连到晶体管120的集电极和NPN型晶体管146的基极。约为10皮法的电容148，其第一端子连到晶体管146的基极。电容148的第二端子连到参考地。晶体管146的集电极连到端点147，提供SOURCE-1PASS THROUGH信号。晶体管146的发射极连到约为25千欧的电阻150的第一端子，和约为500欧姆的电阻152的第一端子。电阻150的第二端子连到晶体管136的基极。电阻134、138、144和152的第二端子，以及晶体管130的集电极连到参考地。
图6中的源控制电路22的功能是提供输出晶体管24所需的合适的基极驱动电流，如图1所示，晶体管24用于在低压运算放大器10的输出端流出电流如Iout。图1中晶体管24的发射极几何尺寸为图6中晶体管114的发射极几何尺寸的Nt倍。对于本最佳的实施例，晶体管比率因子Nt约为50。这样，输出晶体管24的集电极电流为晶体管114的集电极电流的Nt倍。晶体管130与晶体管114的发射极几何尺寸相同或相近，并且因此传导相同或相近的集电极电流Iout/Nt。晶体管130的基极电流为Iout/(Nt·B)，其中B是晶体管电流增益，定义为晶体管集电极电流与以晶体管基极电流的比值。晶体管132和136形成一个差分单位增益放大器，晶体管132的基极感应由电阻134中的电流Iout/(Nt·B)产生的压降。
这样，晶体管130和电阻134将晶体管24中的电流Iout按比例缩小变换为通过电阻134的电压，电阻134为差分单位增益放大器的一个输入端。因此，晶体管132的基极的电压为通过电阻134的电流乘以电阻134的电阻R134，得到电压为(Iout·R134)/(NT·B)。差分单位增益放大器的两个输入有匹配的电压。差分单位增益放大器的另一个输入加在晶体管136的基极。晶体管136的基极电压由流过阻值为R152的电阻152的电流IC产生。差分单位增益放大器的两个输入有匹配的电压，为(IC·R152)＝(Iout·R134)/(NT·B)。解电流IC等于(Iout·Nr)/(Nt·B)，其中Nr是电阻134和电阻152的阻值之比，其值为R134/R152。通过电阻152的电流IC实际上成为晶体管146的集电极-发射极电流。通过选择Nr值与Nt值匹配，使电流IC值为Iout/B。这样，通过将两个晶体管，晶体管24和晶体管114的比值，与两个电阻，即电阻134和电阻152的比值匹配，通过晶体管146的电流Iout/B为源晶体管24提供基极电流。如图1所示，晶体管24中基极电流为Iout/B，晶体管24的集电极电流为Iout。图6中源控制电路22的功能是提供输出晶体管24所需的通过晶体管146的合适的基极驱动电流，如图1所示，晶体管24用于在低压运算放大器10的输出端流出电流Iout。
这样，源控制电路22完成三步转换步骤。第一步包括为晶体管24和晶体管114提供晶体管发射极几何尺寸比率，以产生晶体管90的基极电流Iout/(Nt·B)。第二步，源控制电路14在差分单位增益放大器的输入端产生一个与电阻134中产生的电流Iout/(Nt·B)相关的电压。最后一步包括电阻152和134的比率使得源控制电路22中的晶体管146产生一个集电极电流Iout/B，用于为低压运算放大器10中的输出晶体管24提供基极驱动电流。如图1所示的用于晶体管24的这样一个基极驱动电流与晶体管和电阻比率以及图6中所示的源控制电路22中的差分单位增益放大器发展的电压均有关系。对于本最佳的实施例，晶体管比率Nt约为50，并且电阻比率Nr约为50。
在图1中的低压运算放大器10中，输入信号VIN的放大提供STAGE-1OUTPUT信号，作为这个运放输入级12的输出，MOSFET 13直接传递到晶体管18的基极，引起基极-发射极电压(Vbe)变化。线性传输环16传递与晶体管18的基极处等量的电压变化Vbe到达晶体管24的基极。但是，这个电压变化Vbe具有反号，例如，如果对于晶体管18的Vbe增加，对于晶体管24的Vbe就会减少。Vbe的变化引起晶体管24，流出电流Iout，以调整电流和流出(Iout-ΔIout)。当低压运算放大器10响应输入信号VIN的变化时，源控制电路22提供图1中所示的输出源晶体管24所需的基极驱动电流。
图7显示简化线性传输环16的一个实施例。NPN型晶体管230的基极连到端点107。NPN型晶体管230和232的共集电极连到NPN型晶体管232和234的共基极。晶体管230、232和234的共射极连到参考地。电流源236连到晶体管232的集电极。电流源236的第二端子连到工作电压VCC。PNP型晶体管238的基极和集电极连到晶体管234的集电极。晶体管238的发射极连到工作电压VCC。PNP型晶体管238的基极和集电极连到输出端点147。端点147连到输出驱动级29的源晶体管24的基极(见图1)。
仍然参考图7，作为一个例子，线性传输环16的简化实施例接收端点107处的一个正电压变化，这改变了晶体管230基极-发射极电压Vbe。同样的+ΔVbe引起输出驱动级29(见图1)中晶体管18的电导率增加，也引起晶体管230的电导率增加，并且从连成二极管的晶体管232中分路电流。这样，由端点107处接收到的信号引起的晶体管230的ΔVbe决定，晶体管230将电流源236提供的电流成比例地流入晶体管230的集电极端子或流入晶体管232。晶体管234形成带晶体管232的一个电流反射镜晶体管。晶体管230处的+ΔVbe引起晶体管232传导的电流减少，并且电流反射镜引起晶体管234传导的电流减少。晶体管234中电流减少意味着连成二极管的晶体管238中电流减少，引起晶体管238中Vbe减小。晶体管238的基极处所见的同样的Vbe减小在输出驱动级29中的输出源晶体管24的基极处可见(见图1)。因此，通过线性传输环16，用于输出吸收晶体管18(见图1)中的较高电导率的增加的+ΔVbe转变成用于输出源晶体管24中的较低电导率的等量减少的-ΔVbe。
当图7中显示的线性传输环16的简化的实施例在端点107接收一个负电压变化时，晶体管230的基极-发射极电压Vbe就改变了。同样的-ΔVbe引起输出驱动级29(见图1)中晶体管18的电导率减小，也引起晶体管230的电导率减小，使得连成二极管的晶体管232上的电流增加。这样，端点107处接收到的信号引起的晶体管230的Vbe的变化决定，晶体管230将电流源236提供的电流成比例地流入晶体管230的集电极端子或流入晶体管232。晶体管234形成带晶体管232的一个电流反射镜晶体管。因此晶体管230处的-ΔVbe引起晶体管234传导的电流增加。晶体管234中电流增加意味着连成二极管的晶体管238中电流增加，引起晶体管238中Vbe增加。晶体管238的基极处见到的同样的Vbe增加在输出驱动级29中的输出源晶体管24的基极处可见(见图1)。因此，通过线性传输环16，用于输出吸收晶体管18(见图1)中的减小的电导率的减小的Vbe转变成用于输出源晶体管24中的增加的电导率的等量的+ΔVbe。
参考图7，用于低压线性传输环16的静态电流与一个晶体管的几何尺寸有关。晶体管18的发射极区(见图1)的尺寸是晶体管230的发射极区的Nn倍。晶体管24的发射极区(见图1)的尺寸是晶体管238的发射极区的Np倍。而且，电流反射镜晶体管使得晶体管234的发射极几何尺寸是晶体管232的发射极几何的Mn倍。由于发射极的面积决定晶体管的载流量，因此电流源236外面的电流2I以及三个变量Nn，Np，和Mn的选择设置了低压线性传输环16中的其它电流。这样，吸收晶体管18中的静态电流IQ(见图1)设置为IQ＝(Nn·I)，并且源晶体管24中的静态电流IQ(见图1)设置为IQ＝(Mn·Np·I)。在晶体管230、232和234的发射极端子到参考地的连接回路中增加电阻，或在晶体管238的发射极端子到工作电压VCC的连接回路中增加一个电阻，会引起射极负反并且使得乘法因子Nn、Np和Mn变化。
图8显示图1所述的线性传输环16的最佳的实施例。PNP型晶体管154，156的共基极连到晶体管154的集电极和电流吸收器158的第一端子，吸收大约10微安的电流。晶体管156的集电极连到NPN型晶体管160的基极和约为33千欧的电阻162的第一端子。电阻162的第二端子连到NPN型晶体管164的基极和集电极。晶体管160的发射极连到NPN型晶体管166的集电极。晶体管166的基极连到接收SINK-1 PASS THROUGH信号的端点107。晶体管160的发射极连到PNP型晶体管168的集电极。晶体管160的发射极连到NPN型晶体管170和172的共基极。晶体管160的发射极连到晶体管170的集电极和电流源174的第一端子，流出大约175微安的电流。晶体管166的发射极连到约为50欧姆的电阻176的第一端子。晶体管170的发射极连到约为100欧姆的电阻178的第一端子。晶体管172的发射极连到约为25欧姆的电阻180的第一端子。晶体管168的发射极连到约为300欧姆的电阻182。晶体管172和184的共集电极连到PNP型晶体管184的基极和提供SOURCE-1PASS THROUGH信号的端点147。晶体管184的发射极连到约为400欧姆的电阻186的第一端子。晶体管154和156的发射极连到工作电压VCC。晶体管160的集电极连到工作电压VCC。电阻182和186的第二端子以及电流源174的第二端子连到工作电压VCC。电阻176、178和180的第二端子连到参考地。晶体管164的发射极和电流吸收器158的第二端子，连到参考地。
图8中的线性传输环提供了一个带高频响应特性的快速输出级。在一个类似已述的线性传输环16的简化实施例的方法中，在端点107处一个增加的SINK-1 PASS THROUGH电压信号使得晶体管166从连成二极管的晶体管170中分路电流。晶体管170中的电流减少还意味着电流反射镜器件，晶体管172中的电流减少。晶体管172中的电流减少意味着连成二极管的晶体管184中的电流减少，导致晶体管184中电压Vbe降低。晶体管184的较低的基极-发射极电压还可看作图1中所示的晶体管24的Vbe。这样，交流信号将晶体管18的基极电压调制到更正向的电势，使得晶体管18的电导率更大，但是线性传输环16使得晶体管24的电导率更小。线性传输环16将交流信号从晶体管18的基极移位到晶体管24的基极，不提供信号电压增益。仅运放输入级12和输出晶体管18和24提供信号增益。由端点107处的SINK-1 PASS THROUGH信号引起的通过吸收晶体管18的+ΔVbe(见图1)，通过线性传输环16转换为通过源晶体管24的一个相匹配的-ΔVbe(见图1)。
在类似已述的线性传输环16的简化实施例的方法中，端点107处的一个减小的SINK-1 PASS THROUGH电压信号使得晶体管166流入电流到连成二极管的晶体管170。晶体管170中的电流增加还意味着电流反射镜器件，晶体管172中的电流增加。晶体管172中电流增加意味着连成二极管的晶体管184中电流增加，导致晶体管184中Vbe较高。晶体管184的增加的基极-发射极电压还可看作图1所示的晶体管24的Vbe。这样，交流信号将晶体管18的基极电压调制到一个更低的电压，使得晶体管18的电导率更小，但是线性传输环16使得晶体管24的电导率更大。由端点107处的SINK-1 PASS THROUGH信号引起的通过吸收晶体管18的一个-ΔVbe(见图1)，通过线性传输环16转换为通过源晶体管24的一个相匹配的+ΔVbe(见图1)。低压线性传输环16提供一个到输出器件的低阻抗通路，这样保证对源晶体管24的基极没有电压增益。
图1中的吸收控制电路14和源控制电路22提供重要的直流(DC)，在为输出驱动级29中的输出晶体管18和24提供基极电流驱动中发生作用。但是，低压运算放大器10频率性能与吸收控制电路14或源控制电路22无关。低压运算放大器10频率性能与从运放输入级12的VIN到STAGE-10UTPUT，经过源极跟随器MOSFET13，直接到达输出电流吸收晶体管18的基极的交流信号通路有关。这个从电流吸收一边到电流源一边的交流信号通路，跟随输出电流吸收晶体管18的基极，经过线性传输环16，到达输出电流源晶体管24的基极。这样，交流信号旁路了吸收控制电路14和源控制电路22中的电路，使得低压运算放大器10具有较高的频率性能。低压运算放大器10的带宽为5兆赫。偏置电路23包括吸收控制电路14，源控制电路22，和线性传输环16。一个偏置输出根据通过源极跟随器传输的信号和由吸收控制电路14产生的电流，在端线107处产生。另一个偏置输出根据通过线性传输环16传输的信号和由源控制电路22产生的电流，在端线147处产生。
到此我们将认识到图1中的低压运算放大器10工作在8伏到1伏的电压范围和0℃到70℃的温度范围内。运放输入级12使用N沟道耗尽型MOSFET 30和32(见图2)，来提供输入VIN的放大和保持恒定的跨导。源极跟随器MOSFET 13(见图1)在将STAGE-1OUTPUT交流信号传输到电流吸收晶体管18的基极中提供单位增益。通过吸收控制电路14和源控制电路22的一个独立的直流环，为晶体管18和24中的基极驱动电流产生偏置。与输入信号有关，SINK PASS THROUGH信号上的交流信号通路控制运放输出端的吸收晶体管吸收电流，或者通过线性传输环16引起SOURCE PASS THROUGH信号控制运放输出端的源晶体管流出电流。一个输出级提供大约50毫安的吸收电流和源(流出)电流。
在一个最佳的实施例的上下文中描述本发明的同时，显然对于那些熟练的技术人员，本发明可以用多种方法修改并且可以设想许多有别于上述和特别指出的实施例的实施例。因此，附加的权利要求书试图覆盖在本发明的真正精神和范围以内的本发明的所有变型。
权利要求
1.一个低压运算放大器(10)包括一个运放输入级(12)，用于接收一个差分输入以及提供包括一个放大的差分输入的一个运放输入级输出；连到运放输入级的一个源极跟随器(13)，此源极跟随器(13)用于接收运放输入级输出，以及用于在此产生一个被传输的输出；连到源极跟随器m(13)的一个偏置电路(23)，此偏置电路(23)用于接收被传输的输出，以及用于在此提供第一偏置输出和第二偏置输出；以及连到偏置电路(23)和运放输入级的输出的一个输出驱动级(29)，此输出驱动级(29)用于接收第一偏置输出和第二偏置输出，以及用于在此提供一个输出驱动级的输出，其中此输出驱动级的输出是差分输入的一个放大。
2.如权利要求1所述的一个低压运算放大器(10)，进一步包括用N沟道耗尽型MOSFET构造的一个源极跟随器(13)。
3.如权利要求2所述的一个低压运算放大器(10)，其中源极跟随器(13)在一个P型阱中构造。
4.如权利要求1所述的一个低压运算放大器(10)，其中偏置电路(23)包括一个源控制电路(22)，提供一个源通过信号；连到源极跟随器(13)的一个吸收控制电路(14)，此吸收控制电路(14)用于提供一个吸收通过信号；以及连到吸收控制电路(14)和源控制电路(22)的一个线性传输环(16)，此线性传输环(16)用于接收吸收通过信号，以及在此产生第二偏置输出。
5.如权利要求1所述的一个低压运算放大器(10)，其中运放输入级包括N沟道耗尽型金属氧化物半导体场效应晶体管(MOSFET)(30和32)，以提供放大并且展示最小的跨导变化。
6.用于在低压运算放大器(10)中放大一个差分输入的方法，此方法包括以下步骤接收一个差分输入(VIN)；放大此差分输入(VIN)以产生一个运放输入级输出(VIN)；由此运放输入级输出提供第一偏置输出和第二偏置输出；以及由此第一偏置输出和第二偏置输出提供一个输出驱动级输出，其中此输出驱动级输出是差分输入的一个放大。
7.一个低压运算放大器(10)包括一个运放输入级(12)，用于接收一个差分输入(VIN)，以及提供包括一个放大的差分输入的一个运放输入级输出；连到运放输入级输出的一个偏置电路(23)，此偏置电路(23)用于接收运放输入级输出，以及用于在此提供第一偏置输出和第二偏置输出；以及连到偏置电路(23)和运放输入级的输出的一个输出驱动级(29)，此输出驱动级(29)用于接收第一偏置输出和第二偏置输出，以及用于在此提供一个输出驱动级的输出，其中此输出驱动级的输出是差分输入的一个放大。
8.如权利要求7所述的一个低压运算放大器(10)，其中此低压运算放大器(10)工作在大约1伏到大约8伏的电压范围内。
9.如权利要求7所述的一个低压运算放大器，其中偏置电路(23)包括一个源控制电路(22)，提供一个源通过信号；连到运放输入级(12)的一个吸收控制电路(14)，此吸收控制电路(14)用于提供一个吸收通过信号；以及连到吸收控制电路(14)和源控制电路(22)的一个线性传输环(16)，此线性传输环(16)用于接收吸收通过信号，以及在此产生第二偏置输出。
10.如权利要求7所述的一个低压运算放大器(10)，其中运放输入级(12)包括N沟道耗尽型金属氧化物半导体场效应晶体管(MOSFET)，以提供放大并且展示最小的跨导变化。
全文摘要
低压运算放大器(10)在0℃到70℃的温度范围及1到8伏的电压范围内工作。运放输入级(12)使用N沟道耗尽型MOSFET来提供差分输入的放大并且保持恒定的跨导。源跟随器MOSFET(13)在传输交流信号STAGE-1OUTPUT到电流吸收晶体管(18)的基极时提供单位增益。吸收控制电路(14)和源控制电路(22)在晶体管(18)和(24)中产生基极驱动电流。一个输出级提供大约50毫安的吸收电流和源电流。
文档编号H03F3/45GK1165428SQ9710451
公开日1997年11月19日 申请日期1997年3月18日 优先权日1996年3月19日
发明者罗伯特·N·多森, 理查德·S·格里菲蒂, 托马斯·D·佩蒂, 罗伯特·L·维纳 申请人:摩托罗拉公司