专利名称：伪随机噪声序列发生器的制作方法
技术领域：
本发明涉及一种用在数字无线通信技术中的伪随机噪声(PN)序列发生器，尤其涉及一种能任意改变PN序列的产生时标(或生成的PN序列的相位)并且不会有输出瞬间中止的PN序列发生器。
常规PN序列发生器的结构示于图4。PN序列发生器的主要部件是一个抽头移位寄存器(带有抽头的移位寄存器)401，其内部结构示于图5。移位寄存器501在预定位置的寄存数值通过一个模2加法器502相加并将相加的结果反馈到移位寄存器501的输入端。当这个系统受到具有固定速率的系统时钟控制时，具有某个周期并且只取“1”和“0”两个数值的PN序列就出现在输出端503。这个输出原封不动地用作PN序列发生器402的输出。
当这个PN序列发生器被用在无线通信系统的接收机中时，紧要的是改变PN序列的产生时标使之与所接收的信号一致的功触。在需要将PN序列的产生时标提前一个步长的情形，一个提前或导前命令信号403从外部施加一个节拍使抽头移位寄存器501仅以双倍速率的时钟工作一个节拍。另一方面，在需要将PN序列的产生时标准迟一个步长的情形，则有一个推迟或延迟命令信号404施加一个节拍，使抽头移位寄存器501仅停止工作一个节拍。
但是，常规PN序列发生器的结构有一个问题，它仅能使用提前命令信号403或推迟命令信号404一步长一步长地改变输出PN序列的产生时标。
为了使输出PN序列的产生射标改变两个或两个以上的步长，就需要将提前命令信号403或推迟命令信号404施加多个节拍。而且时标的改变不是瞬间完成，需要一个时间等到所需节拍的提前命令信号403或推迟命令信号404加完为止。在这个时间内，PN序列输出因得不到所需的时标而不能使用。
在另一方面，JP-A-7-86982披露了一种同步PN码序列生成电路，其中当PN码序列具有很长周期时，扩展PN码序列的同步可以简单地建立在多个通信信道之间。根据JP-A-7-86982，多个通信信道公共的反馈移位寄存器电路用于生成一个PN码序列并且每个通信信道的移位寄存器电路通过将反馈移位寄存电路输出的PN码序列乘以存储在该信道的掩蔽存储器中的掩蔽信息生成一个用于该信道的扩展PN码序列。但是，这个旨在同步每个通信信道的扩展PN码序列的同步PN码序列生成电路和改变基于控制信号的一个PN码序列的产生时标互不相干。再者，这个同步PN码序列生成电路由于它需要用多个通信信道共同的反馈移位寄存电路以及用于每一个通信信道的移位寄存电路和掩蔽存储器而具有很复杂的结构。
同样，JP-A-7-86984也披露了一种可在通信期间任意改变扩展频谱通信系统中的PN码的PN码发生器。根据JP-A-7-86984，事先设置多种PN码并写在一个闪速存储器中，在通信开始时或在通信时，从闪速存储器读出根据一个收发协议改变的PN码。但是，这种PN码发生器有一个问题，需要一个具有大存储的闪速存储器用来存储多种PN码。
再有，JP-A-7-99465披露了一种倒相扩展码生成电路，其中倒相扩展码的同步捕捉效率有所改善。根据JP-A-7-99465，使用一个递增计数器或递减计数器递增或递减的地址来读出存储在ROM中的倒相扩展码。因此，这个倒相扩展码生成电路与结合图4说明的PN序列发生器一样，仅能一步长一步长的改变倒相扩展码的产生时标。
本发明的一个目的是提供一种PN序列发生器，其中已解决了上述问题并且PN码序列系采用更简单更小尺寸的结构在任意时标处生成。
根据本发明一个方面的伪随机噪声(PN)序列发生器包括一个移位寄存器，用于至少在系统启动时生成一个预定长度的PN序列数据；一个存储器，用于存储移位寄存器生成的预定长度的PN序列数据并从一个由地址信号指定的位置输出所存储的PN序列数据；以及一个地址发生器，用于根据外加的时标控制信号生成地址信号。
利用这种结构，就有可能任意改变PN序列的产生时标而不会有输出的瞬间中止。
图1是一个示意图，示出根据本发明第一实施例的PN码序列发生器的结构；图2是一个示意图，示出根据本发明第二实施例的PN码序列发生器的结构；图3是一个示意图，示出根据本发明第三实施例的PN码序列发生器的结构；图4是一个示意图，示出常规PN序列发生器的结构；以及图5是一个示意图，示出用在图4所示常规PN序列发生器中的抽头移位寄存器的一个具体例子。
现在将参照附图叙述本发明的诸实实施例。
(第一实施例)图1是一个示意图，示出根据本发明第一实施例的PN序列发生器的结构。PN序列发生器包括一个具有图5所示结构的抽头移位寄存器101，一个RAM(随机存取存储器)102，一个用于为RAM 102转换地址总线的开关(或选择器)103，一个用于为RAM102转换数据线的开关(或选择器)104，以及一个用于产生RAM102的地址的地址发生器105。RN序列发生器被加上一个来自外部的时标控制信号106并提供一个PN序列输出107。
下面，将利用图1说明根据第一实施例的PN序列发生器的工作。
在系统启动时，转换开关103和104连接到其移位寄存器101一侧。由抽头移位寄存器101生成一个整个周期的PN序列并且该整个已生成的PN序列被存储到RAM 102中。
当完成向RAM存储PN序列时，转换开关103转到地址发生器105一侧，同时转换开关104转到输出端子一侧。
地址发生器105从时标控制信号106设定的初始值开始对每一步长将地址递增1。在时标控制信号106设定一个不同于老时标的新时标的情形，地址瞬间递增或递减一个老时标和新时标之间的差，然后重新开始正常的递增操作。
如此生成的地址信号加到用于RAM 102的地址总线上，这就使得有可能按时标控制信号所要求的那样瞬间改变PN序列输出的产生时标。
利用上述根据本发明第一实施例的PN序列发生器，任意改变PN序列的产生时标而不会有输出的瞬间中止就成为可能的了。
(第二实施例)图2是一个示意图，示出根据本发明第二实施例的PN序列发生器的结构。PN序列发生器包括一个具有图5所示结构的抽头移位寄存器201，一个双端口RAM或多界面转换RAM 202，一个用于RAM 202的写地址总线203，一个用于RAM 202的写数据线204，一个用于RAM 202的读地址总线205，一个用于RAM 202的读数据线206，以及一个用于生成RAM 202的地址的地址发生器207。PN序列发生器被加上一个来自外部的时标控制信号208并提供一个PN序列输出209。双端 RAM或多界面转换RAM 202可能通过写和读地址总线同时完成写入和读出。
下面，将利用图27说明根据第二实施例的PN序列发生器的工作。
在系统启动时，抽头移位寄存器201开始生成一个PN序列并且仅有所生成PN序列的相应于某一比特长度L的开头部分被存入到RAM 202中。
地址发生器207从时标控制信号208设定的初始数值开始对每一个步长将地址递增1。在时标控制信号208设定一个不同于老时标的新时标的情形，地址瞬间递增或递减一个老时标和新时标之间的差，然后重新开始正常的递增操作。如此生成的地址信号加到用于RAM 202的地址总线上，这就使得有可能按时标控制信号所要求的那样瞬间改变PN序列输出的产生时标。
在从RAM 202读出数据的同时，由抽头移位寄存器201生成一个未来要用的PN序列供应到RAM 202。这样，总是有某一比特长度(平均为L)的PN序列缓存在RAM 202中。读出PN序列可在一个完全自由的时标处进行，只要该时标在某个比特长度之内即可。
再者，不必像在第一实施例的PN序列发生器那样要求整个一个周期上的PN序列都储存在RAM中。因此，即使使用具有有限尺寸的RAM，也不会对能够生成的PN序列的周期加上任何限制。
借助根据本发明第二实施例的上述PN序列发生器，任意改变PN序列的产生时标且不会有输出的瞬间中止就成为可能的了。此外，还消除了对能够生成的PN序列的周期所加的限制。
(第三实施例)图3是一个示意图，示出根据本发明第三实施例的PN序列发生器的结构。PN序列发生器包括一个具有如图5所示结构的抽头移位寄存301，一个双端口RAM或多界面RAM 302，一个用于RAM 302的写地址总线303，一个用RAM 302的写数据线304，一个用于RAM 302的读地址总线305。一个用于RAM 302的读数据线306，一个用于产生RAM 302的地址的地址发生器307，以及一个用于抽头移位寄存器的时标控制器或调节器310。PN序列发生器被加上来自外部的时标控制信号308，并提供一个PN序列输出309。另外，还给出用于抽头移位寄存器301的一个提前命令信号311和一个推迟命令信号312。双端口RAM或多界面转换RAM 302可能通过写和读地址总线同时完成写入和读出。
下面，将利用图3说明根据第三实施例的PN序列发生器的工作。
在系统启动时，抽头移位寄存器301开始生成一个PN序列并且仅有所生成PN序列的相应于某一比特长度L的开头部分被存入到RAM 302中。
地址发生器307从时标控制信号308设定的初始值开始对每一步长将地址递增1。在时标控制信号308设定一个不同于老时标的新时标的情形，地址瞬间递增或递减一个老时标和新时标之间的差，然后重新开始正常的递增操作。如此生成的地址信号被加到用于RAM 302的地址总线上。这就使得有可能按照时标控制信号所要求的那样瞬间改变输出PN序列的产生时标。
在从RAM 302读出数据的同时，由抽头移位寄存器301生成一个未来要使用的PN序列供应到RAM 302。这样，总有某个比特长度(平均为L)的PN序列被缓存在RAM 302中。读出PN序列可在完全自由的时标进行，只要它在某个比特长度之内即可。
再者，不必像在第一实施例的PN序列发生器那样要求整个周期上的PN序列都储存在RAM中。因此，即使使用有有限尺寸的RAM，也不会对能够生成的PN序列的周期加上任何限制。
在根据第二实施例PN序列发生器的情形，对所生成的PN序列的时标调节宽度或范围受限于RAM中能够储存的PN序列数据的长度。在第三实施例中，为了调节在这个限度以外的时标，可执行下面的程序过程。
时标控制信号308也供应到用于轴头移位寄存器的时标调节器310。在尽管RAM 302中的存储量不够但还是要求将时标提前的情形，也就是说，当要求在比抽头移位寄存器301生成的PN序列的产生时标更远的时标处输出PN序列的情形，用于抽头移位寄存器的时标调节器310将一个提前命令信号311加到抽头移位寄存器301上，以将抽头移位寄存器301生成的PN序列的产生时标提前，同时指令地址寄存器307将读出时标题前。重复这一操作N次，存储在RAM 302中的PN序列就被向前增加了一个相当于N个步长的量。利用这一点，以后相当于N步长的进一步提前调节就成为可能的了。
在要求将时标推迟到RAM 302的可能存储量之外的情形，用于抽头移位寄存器的时标调节器310将一个推迟命令信号312加到抽头称位寄存器301上的推迟抽头移位寄存器301所生成的PN序列的产生时标，同时指令地址发生器307推迟读出时标。重复这一操作N次，存储在RAM 302中的PN序列就被向后减少了相当于N步长的量。利用这一点，此后相当于N步长的进一步推后调节就成为可能的了。
利用上述根据本发明第三实施例的PN序列发生器，任意改变PN序列的产生时标并且不会有输出的瞬间中止就成为可能的了。另外，还消除了对可能产生的PN序列的周期限制和时标调节宽度的限制。
正如从前述诸实施例明显看到的一样，本发明提供一种效果，PN序列的产生时标可从任意改变并且不会有输出的瞬间中止。
权利要求
1.一种伪随机噪声序列发生器，其特征在于一个移位寄存器，用于至少在系统启动时生成一个预定长度的伪随机噪声序列数据；一个存储器，用于存储由所述移位寄存器生成的预定长度伪随机噪声序列数据，并从地址信号指定的位置输出所存储的伪随机噪声序列数据；以及一个地址发生器，用于根据外加的时标控制信号生成所述地址信号。
2.根据权利要求1的伪随机噪声序列发生器，其特征在于所述移位寄存器生成一个整周期的伪随机噪声序列数据，并且所述存储器存储由所述抽头移位寄存器生成的整周期伪随机噪声序列。
3.根据权利要求2的伪随机噪声序列发生器，其特征在于一个第一选择器，用于在伪随机噪声序列数据要被存储时将所述存储器的数据输入/输出线连接到所述移位寄存器的数据输出线上，并在伪随机噪声序列数据要被读出时将所述存储器的数据输入/输出线连接到对外输出线上；以及一个第二选择器，用于在伪随机噪声序列数据要被存储时将所述存储器的地址信号输入线连接到所述移位寄存器的地址信号输出线上，并在伪随机噪声序列数据要被读出时将所述存储器的地址信号输入线连接到所述地址发生器的输出线上。
4.根据权利要求1的伪随机噪声序列发生器，其特征在于所述存储器一面从所述地址信号指定的位置输出所存储的伪随机噪声序列数据，一面继续存储由所述移位寄存器生成的伪随机噪声序列数据。
5.根据权利要求4的伪随机噪声序列发生器，其特征在于所述存储器包括一个双端口RAM(随机存取存储器)，双端口RAM具有一个数据输入线连接到所述移位寄存器的所述输出线，一个数据输出线连接到的外输出线，一个地址信号输入线连接到所述移位寄存器的地址信号输出线，以及一个地址信号输入线连接到所述地址发生器的输出线。
6.根据权利要求4的伪随机噪声的序列发生器，其特征在于时标控制装置用于一面根据所述时标控制信号控制所述移位寄存器生成伪随机噪声序列的产生时标，一面控制所述地址发生器生成一个对应于所生成的伪随机噪声序列数据的地址信号，以此消除对伪随机噪声序列发生器输出的伪随机噪声序列数据的时标调节范围的限制。
7.根据权利要求6的伪随机噪声序列发生器，其特征在于所述存储器包括一个双端口RAM，双端口RAM具有一个数据输入线连接到所述移位寄存器的数据输出线，一个数据输出线连接到对外输出线，一个地址信号输入线连接到所述移位寄存器的地址信号输出线；以及一个地址信号输入线连接到所述地址发一器的输出线。
全文摘要
一种伪随机噪声序列发生器。在系统启动时,由抽头移位寄存器生成的整周期或某个开头长度的PN序列被存储到一个RAM中。所存储的PN序列从地址信号指定的位置输出。一个用于根据外加时标控制信号生成地址的地址发生器,对于每一步长从时标控制信号设定的初始值将地址递增1。在时标控制信号设定一个不同于老时标的新时标的情形,地址瞬间递增或递减一个老时标和新时标之间的差,然后重新开始正常的递增操作。
文档编号H03K3/00GK1178416SQ9711616
公开日1998年4月8日 申请日期1997年8月6日 优先权日1996年8月7日
发明者高草木惠二 申请人:松下电器产业株式会社