专利名称：准同步数字分级结构低速信号转换系统数字式锁相环的制作方法
技术领域：
本发明涉及SDH(同步数字分级结构)网络使用的接收清除电路。尤其是本发明涉及SDH网络同步填充使用的完全辅助DPLL(数字式锁相环)。
在SDH(同步数字分级结构)网络方面，采用的是字节填充的指针运算的方法即高速辅助时钟的频率调节方法。也就是说，一个填充脉冲被填充在数据传输端而已填充的脉冲在接收端被清除。传输的数据被暂时存储在数据接收端的存储器里，然后用数据接收端的低速信号读出。
在指针运算中可能出现因字节填充造成的相差。每次指针运算会形成8个[UI/时间]相差。要从高速时钟信号得到低速时钟信号，就应该抑制每次指针运算产生的相差即抑制填充脉冲的填充和清除过程。这样抑制了相差的低速时钟信号可以用于读存储器内的数据。也就是说，要从高速辅助时钟信号取得低速辅助时钟信号必须提供清除电路以抑制指针运算所产生的相差即抑制填充脉冲的插入或者消除。
通常，该清除电路用的是PLL(锁相环)。但是如果有相差的信号被输入PLL，那么在与无相差的输出端信号做相位比较时就会产生相位误差。也就是说，一般地从存储器读数据时，采用的是含有PLL(锁相环)的清除电路。但是当含有相差的信号输入PLL(锁相环)后，并与没有相差的输出信号比较相位时就会产生相位误差。
有一种采用完全辅助系统DPLL(数字式锁相环)方法以减少相位误差的清除电路。
图一是这种采用完全辅助系统DPLL(数字式锁相环)的常规清除电路的情况。参看图一，这种采用完全辅助系统DPLL的常规清除电路包括一个主环路，其包括用来通过对基准时钟信号增加或者减少脉冲来调节频率的频率调节器1，一个对被R调节的基准时钟信号进行分频然后通过低速辅助时钟信号形式输出的R分频器2，对高速辅助时钟信号和低速时钟信号分别按N进行分频的N分频器3-1和3-2，一个多值相位比较器4用于比较分频器3-1和分频器3-2的输出相位以输出一个表示多少个相位能超前到180度相位差的超前相位的脉冲，还包括一个表明多少个相位滞后到180度相位差的滞后相位脉冲，一个主随机游动滤波器5用于按N1将由多值相位比较器4输出的超前相位和滞后相位脉冲数量差进行均分，一个给频率调节器1提供控制脉冲的加减器电路9。
此外，完全辅助系统DPLL(数字式锁相环)还包括一个辅助环路，其包括把由主随机游动滤波器5输出的脉冲数量差按N2进行均分的辅助随机游动滤波器6，用来存储辅助随机游动滤波器6的输出的Q计数器7，用来根据低速时钟信号产生增量或减量脉冲并且对应于某些系统中心的频率增量或减量脉冲选择是输出增量或减量脉冲的比率乘法器8，这样就能根据Q计数器7存储的值输出选择的脉冲，还包括用于增加或减少主随机游动滤波器5和比率乘法器8的输出以给频率调节器1提供一个控制脉冲的加减器电路9。
常规的采用完全辅助系统DPLL的清除电路是用辅助环路保存系统中心频率进行运算的系统。上述清除电路在运算中存储了系统中心频率的同时不能产生稳态相位误差。
也就是说，产生稳态相位误差的原因是当高速辅助时钟信号频率切换到PLL的基准时钟信号频率时，稳态相位误差使PLL锁定了高速时钟信号频率。当主环路控制脉冲应用在频率调节器1时就产生了稳态相位误差。但是，由于辅助环路处在存储系统的中心频率并在运算中将控制脉冲施加于频率调节器1，因此稳态相位误差并不是由主环路的控制脉冲引起的。
但是，因为1.5M和2M的DPLL电路必须分别设计并且不能相互兼容，所以在为1.5M和2M接口单元的传输通信设备提供采用常规完全辅助系统DPLL的清除电路时，各种接口单元的开发成本、每天的开发进度等等都存在成本费用增加的问题。
如上所述，本发明的目的之一在于提供一种PDH(准同步数字分级结构)低速信号转换系统DPLL(数字式锁相环)，因为这样就不必分别为各种接口单元设计DPLL电路，采用的完全辅助系统DPLL的常规清除电路以便适用于通信传输设备的PDH低速信号接口单元。
下面用举例法说明本发明的一种设计结构，一个PDH低速信号转换系统DPLL，其是采用完全辅助系统DPLL的常规清除电路，其包括有主环路，主环路包括有用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器，一个用于输出低速辅助时钟信号并同时对按R调节的基准时钟频率分频的R分频器，用于分别按N对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二N分频器，一个比较第一、二N分频器输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器，一个按N1对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器，还有一个用于给频率调节器提供控制脉冲的加减器电路，并且还有一个PDH低速信号转换系统DPLL，其是用完全辅助系统DPLL的常规清除电路，包括一个辅助环路，辅助环路包括用于按N2对主随机游动滤波器输出的脉冲数字差值进行均分的辅助随机游动滤波器，一个用来存储辅助随机游动滤波器的输出的Q计数器，一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择增量或是减量脉冲的比率乘法器，由此根据Q计数器里的记录数值输出选择的脉冲，还有用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供控制脉冲的加减器，其中清除电路包括一个选择器，其可实施主随机游动滤波器计数值变化和辅助随机游动滤波器计数值变化、Q计数器的计数级数和比率乘法器的比率长度变化，这是因为在针对于各种PDH实施DPLL参数切换时有信号的缘故。
在本发明的实施例中，举例来说，一个PDH低速信号切换系统DPLL，其是个采用完全辅助系统DPLL清除电路，包括一个主环路，其中包括用于调节频率以由基准时钟信号增加或减少脉冲的频率调节器，一个用于输出低速辅助时钟信号并同时对按R调节频率的基准时钟信号分频的R分频器，用于分别对高速辅助时钟信号和低速辅助时钟信号按N分频的第一、第二两个N分频器，一个比较第一、二N分频器输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器，一个按N1对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器，还有一个用于给频率调节器提供控制脉冲的加减器电路，并且还有一个PDH低速信号转换系统DPLL，其是用完全辅助系统DPLL的常规清除电路，包括一个辅助环路，辅助环路包括用于按N2对由主随机游动滤波器输出的脉冲数字差值进行均分的辅助随机游动滤波器，一个用来存储辅助随机游动滤波器的输出的Q计数器，一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择增量或是减量脉冲的比率乘法器，由此根据Q计数器里的记录数值输出选择的脉冲，还有用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供控制脉冲的加减器，其中设有用于改变主、辅助随机游动滤波器、Q计数器的计数值和比率乘法器的比率长度的改变装置，这可以根据与切换控制信号相对应的各PDH信号为DPLL参数确定DPLL的系统参数。
在下列详细的描述中，本发明的以上和其他的目的和新颖的特征通过附图及对其的描述能够得到充分的理解。但是，人们应该清楚地知道图示及描述只是为了说明的清楚而并不意味着对本发明的权限的限定。
图1是说明一个使用常规完全辅助系统DPLL的清除电路的组成的方块图；图2是说明依据本发明的一个PDH低速信号转换系统DPLL的实施例的方块图。
以下是本发明的最佳实施例。本发明的最佳实施例是一个采用完全辅助系统DPLL的清除电路，其使主随机游动滤波器(图2中的5)，辅助随机游动滤波器(图2中的6)，一个Q计数器(图2中的7)的计数分级数以及比率乘法器(图2中的8)的比率长度将根据选择器(图2中的10)的转换信号而变化，这样就可以得到一种所需要的对于各种PDH低速信号接口的DPLL(数字式锁相环)电路。
根据本发明的实施例，确定DPLL(数字式锁相环)的系统参数的计数器值可以根据通过选择器切换设定到2M接口和1.5M接口各自的参数。不必分别设计适合于2M插件和1.5M插件的DPLL电路。本发明中选择器的运算可以使2M和1.5M插件共享DPLL电路。
本发明的具体实施例按照
。
图2是表示有对高速辅助信号干扰的检测功能完全辅助系统DPLL(数字式锁相环)的清除电路的方块图，其是本发明的一个实施例。
现在看图2，本实施例中的清除电路包括有用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器1，一个用于输出低速辅助时钟信号并同时对按R调节的基准时钟信号分频的R分频器2，用于分别按N对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二N分频器3-1和3-2，一个比较第一、二N分频器3-1和3-2的输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器4，一个按N1对由多值相位比较器4输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器5，一个用于按N2对由主随机游动滤波器5输出的脉冲数进行均分的辅助随机游动滤波器6，一个用来存储辅助随机游动滤波器6的输出的Q计数器7，一个用于根据低速辅助时钟信号产生一些增量或者减量脉冲并且根据存储在Q计数器中的值输出对应于系统中心频率的一些增量和减量脉冲的—脉冲的比率乘法器8，用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供控制脉冲的加减器9和一个选择器。
在此，主环路包括频率调节器1，R分频器2，N分频器3-1和3-2，一个多值相位比较器4，一个主随机游动滤波器5，还有加减器电路9。辅助环路包括辅助随机游动滤波器6，一个Q计数器的计数器7，比率乘法器8，还有与主环路共享的加减器电路9。
频率调节器1调节频率以对预设重复频率的振荡信号即基准时钟信号增减脉冲。
R分频器2对按R调节频率的基准时钟信号分频以输出低速辅助时钟信号。
N分频器3-1和3-2分别按N对高速辅助时钟信号和低速辅助时钟信号进行分频。
一个多值相位比较器4比较N分频器3-1和3-2的输出相位以输出表示多少个相位超前到180度相位差的一超前相位脉冲以及表示多少个相位滞后到180度相位差的一滞后相位脉冲。
主随机游动滤波器5是个双向计数器。主随机游动滤波器5执行多值相位比较器输出的相位超前的脉冲数的向上计数。而主随机游动滤波器5执行多值相位比较器输出的相位滞后的脉冲数的向下计数。随机游动滤波器5按N1均分由多值相位比较器4输出的超前脉冲和滞后脉冲的数目差，由此给频率控制器1传输一个控制脉冲。控制脉冲有两类。一类是增量脉冲(其是在主随机游动滤波器5中的计数值用+号表示的一脉冲)，另一类是减量脉冲(其是在主随机游动滤波器5中的计数值用-号表示的一脉冲)。
辅助随机游动滤波器6是个双向计数器。辅助随机游动滤波器6执行主随机游动滤波器5输出的相位超前的脉冲数的向上计数。同时辅助随机游动滤波器6执行主随机游动滤波器5输出的相位滞后的脉冲数的向下计数。辅助随机游动滤波器6按N2均分由主随机游动滤波器5输出的超前和滞后脉冲的数目差。
Q计数器7对辅助随机游动滤波器6增量或者减量脉冲进行计数，然后存储计算的脉冲数。
比率乘法器8依据低速辅助时钟信号产生不同频率的增量或者减量脉冲。比率乘法器8依据Q计数器7中存储的数值选择增量或减量脉冲中的一个，由此利用对应于系统中心频率的一个增量或减量脉冲作为一个第二增量或减量脉冲来控制频率控制器1。
加减器电路9对来自主随机游动滤波器5的增量脉冲I1和减量脉冲D1和来自比率乘法器8的增量脉冲I2和减量脉冲D2进行加减。在某规定时间内，(a)当增量脉冲I1和I2出现时，导致两个增量脉冲输出，(b)当减量脉冲D1和D2出现时，导致两个减量脉冲输出，(c)当增量脉冲I1或I2出现时，导致一个增量脉冲输出，(d)当减量脉冲D1或D2出现时，导致一个减量脉冲输出，(e)当增量脉冲I1和减量脉冲D1出现时，或当增量脉冲I1和减量脉冲D2出现时，或当增量脉冲I2和减量脉冲D1出现时，当增量脉冲I2和减量脉冲D2出现时，导致不输出增量或者减量脉冲。
下面是选择器10的运算说明。在图2中，本实施例的选择器10按照2M/1.5M切换信号，通过输入方法设置“0”和“1”，当接口单元是2M时选择器选择输出“1”，而当接口单元是1.5M时选择器选择输出“0”，。
然后，选择器10的输出信号分别输入主随机游动滤波器5，辅助随机游动滤波器6，Q计数器7和比率乘法器8。选择器的输出信号使主随机游动滤波器5的计数值将为1.5M设定(N1-1)或者为2M设定计数值(N1-2)。选择器的输出信号使主随机游动滤波器6的计数值将为1.5M设定(N2-1)或者为2M设定计数器值(N2-2)。选择器输出信号使Q计数器7的计数值将为1.5M设定(Q-1)或为2M设定计数器值(Q-2)。选择器的输出信号使比率乘法器8的比率长度为1.5M设置为(M-1)或为2M设置为(M-2)。
根据上述内容，DPLL(数字式锁相环)能够对2M和1.5M各自的DPLL(数字式锁相环)系统参数值分别处理。不必分别设计适合于2M插件和1.5M插件的DPLL电路。它可以使2M和1.5M共享这一电路。
上述实施例中，解释了DPLL(数字式锁相环)产生将被使用的2M和1.5M的低速PDH信号的情况，但是本发明不只限于此，而是可以应用到多种PDH低速信号。
如上述，本发明的PDH低速信号转换系统DPLL能够使选择器在DPLL内切换主随机游动滤波器、辅助随机游动滤波器和Q计数器的计数级数，或者切换比率乘法器的比率长度，这样就不必为接口单元分别准备各自的PDH(准同步数字分级结构)低速信号接口单元的电路了，由此能够大大地减少在LSI电路开发上的开发费用。产生的积极效果是多个PDH低速信号接口单元能够共享DPLL电路。
说明本发明的具体实施例已用具体例子描述，应该知道任何基于此的修改和改动以及其它实施例都可能在以下权力要求范围之内。
权利要求
1.一种PDH(准同步数字分级结构)低速信号转换系统DPLL(数字式锁相环)，其是采用包括主环路和辅助环路的完全辅助系统DPLL(数字式锁相环)的清除电路，所述主环路包括一个用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器；一个用于输出低速辅助时钟信号并同时对按R调节的所述基准时钟频率分频的R分频器；用于分别按N对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二N分频器；一个比较第一、二N分频器的输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器；一个按N1对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器；一个用于给所述频率调节器提供控制脉冲的加减器电路，所述辅助环路包括用于按N2对由所述主随机游动滤波器输出的脉冲数字差值进行均分的辅助随机游动滤波器；一个用来存储所述辅助随机游动滤波器的输出的Q计数器；一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择一个增量或是减量脉冲的比率乘法器，由此根据Q计数器里的记录数值输出选择的脉冲；用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供控制脉冲的所述加减器，其中所述清除电路包括一个选择器，其可实施所述主随机游动滤波器计数值变化和所述辅助随机游动滤波器计数值变化、所述Q计数器的计数级数和所述比率乘法器的比率长度改变，这是因为有针对于各个PDH实施DPLL参数切换信号的缘故。
2.一种PDH(准同步数字分级结构)低速信号转换系统DPLL(数字式锁相环)，其是采用包括主环路和辅助环路的完全辅助系统DPLL(数字式锁相环)的清除电路，所述主环路包括一个用于调节频率从而对基准时钟信号增加或减少脉冲的频率调节器；一个用于输出低速辅助时钟信号并同时对按R调节的所述基准时钟频率分频的R分频器；用于分别按N对高速辅助时钟信号和低速辅助时钟信号进行分频的第一、第二N分频器；一个比较第一、二N分频器的输出的表示多少个相位超前到180度相位差的一个超前相位脉冲以及表示多少个相位滞后到180度相位差的一个滞后相位脉冲的多值相位比较器；一个按N1对由多值相位比较器输出的超前和滞后相位的脉冲数目差进行均分的主随机游动滤波器；一个用于给所述频率调节器提供控制脉冲的加减器电路，所述辅助环路包括一个用于执行对作为所述主随机游动滤波器输出的一控制脉冲的增量/减量脉冲双向计数以均分相应计数值的辅助随机游动滤波器；一个用于对所述辅助随机游动滤波器输出的需要存储的所述增量/减量脉冲进行计数的Q计数器；一个用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择一第二增量或是第二减量脉冲的比率乘法器，由此根据Q计数器里的记录数值输出选择的脉冲；用于增加或者减少主随机游动滤波器的输出和比率乘法器的输出给频率调节器提供一控制脉冲的所述加减器，其中设有用于改变所述主随机游动滤波器、所述辅助随机游动滤波器、所述Q计数器的计数值和所述比率乘法器的比率长度的改变装置，其根据与切换控制信号相对应PDH信号为所述DPLL参数确定所述DPLL的系统参数。
3.一种PDH(准同步数字分级结构)低速信号转换系统DPLL(数字式锁相环)信号转换方法，其是一种采用完全辅助系统含有主和辅助环路的DPLL的清除电路，所述主环路中信号转换方法包括以下步骤用频率调节器调节频率从而对基准时钟信号加减脉冲；按R通过R分频器方式对基准时钟信号进行调节频率的同时输出低速辅助时钟信号；按N分别利用第一、二N分频器的方式对高速与低速辅助时钟信号进行分频；通过多值相位比较器的方式将第一和第二两个N分频器的输出相位比较以输出一个表示多少个相位超前到180度相位差的超前相位脉冲以及表示多少个相位滞后到180度相位差的一滞后相位脉冲；按N1用主随机游动滤波器的方式对多值相位比较器输出的超前和滞后相位的数目差值进行均分；通过加减器电路的方式来给频率调节器提供一控制脉冲；在所述辅助环路中所述信号转换方法包括以下步骤用辅助随机游动滤波器的方式按N2对由主随机游动滤波器输出的脉冲数字差值进行均分；用Q计数器的方式存储所述辅助随机游动滤波器的输出；一个比率乘法器用于根据低速辅助时钟信号产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择一第二增量或是第二减量脉冲，由此根据Q计数器里的记录数值输出选择的脉冲；还有用所述加减器的方式增加或者减少主随机游动滤波器和比率乘法器的输出给频率调节器提供一控制脉冲，其中所述清除电路包括一个选择器，其可实施所述主随机游动滤波器计数值变化和所述辅助随机游动滤波器计数值变化、所述Q计数器的计数级数和所述比率乘法器的比率长度改变，这是因为有针对于各个PDH实施DPLL参数切换信号的缘故。
4.一种PDH(准同步数字分级结构)低速信号转换系统DPLL(数字式锁相环)信号转换方法，其是一种采用完全辅助系统含有主和辅助环路的DPLL的清除电路，所述主环路中信号转换方法包括以下步骤用频率调节器调节频率从而对基准时钟信号加减脉冲；按R通过R分频器方式对基准时钟信号进行调节频率的同时输出低速辅助时钟信号；按N分别利用第一、二N分频器的方式对高速与低速辅助时钟信号进行分频；通过多值相位比较器的方式将第一和第二两个N分频器的输出相位比较以输出一个表示多少个相位超前到180度相位差的超前相位脉冲以及表示多少个相位滞后到180度相位差的一滞后相位脉冲；按N1用主随机游动滤波器的方式对多值相位比较器输出的超前和滞后相位的数目差值进行均分；通过加减器电路的方式来给频率调节器提供一控制脉冲；在所述辅助环路中所述信号转换方法包括以下步骤对为所述主环路随机游动滤波器的控制脉冲输出的一控制脉冲的增量/减量脉冲进行双向计数，并用辅助随机游动滤波器的方式对各个计数器数值的差值进行均分；用一个Q计数器的方式对为所述辅助随机游动滤波器输出的所述增量/减量脉冲进行计数以便存储；用比率乘法器的方式，根据低速辅助时钟信号和产生增量或者减量脉冲并且从对应于系统中心频率的一些增量和减量脉冲中选择一第二增量或是第二减量脉冲，由此根据Q计数器里的记录数值输出选择的脉冲；用所述加减器的方式增加或者减少主随机游动滤波器和比率乘法器的输出给频率调节器提供控制脉冲，其中设有用于改变所述主随机游动滤波器、所述辅助随机游动滤波器、所述Q计数器的计数值和所述比率乘法器的比率长度的改变装置，其根据与切换控制信号相对应PDH信号为所述DPLL参数确定所述DPLL的系统参数。
全文摘要
一种采用完全辅助系统DPLL(数字式锁相环)的清除电路,其使传输通信设备PDH(准同步数字分级结构)低速信号接口单元共享这种DPLL电路。选择器的切换信号能改变主随机游动滤波器、辅助随机游动滤波器和Q计数器的计数值,以及比率乘法器的比率长度,由此可以得到各种PDH低速信号接口需要的DPLL电路。
文档编号H03L7/089GK1200599SQ9810177
公开日1998年12月2日 申请日期1998年5月7日 优先权日1997年5月9日
发明者伊藤雅朗 申请人:日本电气株式会社